[发明专利]一种环式链表DMA的传输方法及系统

说明书

本发明公开了一种环式链表DMA的传输方法及系统，涉及数据传输及存储领域，该方法包括：CPU在内存中设置表项链接地址首尾相连的环式链表，并为环式链表的每个表项配置传输状态标志位后开启DMA。DMA控制器循环读取每个表项的传输状态标志位的状态，以确定是上报DMA中断至CPU，还是进行DMA传输，并更改传输状态标志位的状态以和CPU进行信息交互。CPU在接收到DMA中断时处理中断信息，在处理完中断信息或空闲时循环读取每个表项的传输状态标志位的状态，以确定是离开DMA任务，并在预设时间后返回，还是处理DMA传输的数据，并更改传输状态标志位的状态以和DMA控制器进行信息交互。本发明能减少上报中断次数，从而减少了CPU响应中断的时间，降低了CPU的资源占用。

技术领域

本发明涉及数据传输及存储领域，具体涉及一种环式链表DMA的传输方法及系统。

背景技术

网络设备对数据传输速率的要求日益增高，利用DMA(Direct Memory Access，直接内存存取)来传输数据有效提高了CPU的效率。但是DMA的配置和中断处理依然会占用CPU资源。

目前DMA有两种实现方式，一种是块式DMA，一种是链式DMA。块式DMA可将多个数据包一次传输，减少中断处理。但CPU处理数据时需将数据包从整块数据中解析出来并拷贝到相应缓存，增加了CPU的工作。链式DMA可将不同数据包的传输地址记录在链表中，DMA通过读取链表信息进行传输，当链表表项全部处理完后才上报中断。若数据包连续，链表表项越多DMA效率越高，若数据包不连续，表项过多会增加等待链表完成时间，降低CPU对数据的处理效率。如果链表表项较少，中断会增多，中断处理将会占用大量CPU资源。

以上两种DMA的实现方式各有利弊，其应用于不同场景中时，无法根据实际数据传输的情况灵活调整，无法平衡CPU处理速度与网络传输速度不同导致的无效等待和中断处理。使得在短包，大数据流量的应用场景下，完成DMA数据传输和数据包处理时，CPU资源占用率会较高。

发明内容

针对现有技术中存在的缺陷，本发明的目的在于提供一种环式链表DMA的传输方法，其能减少上报中断次数，从而减少了CPU响应中断的时间，降低了CPU的资源占用。

为达到以上目的，本发明采取的技术方案是：

一种环式链表DMA的传输方法，该方法包括以下步骤：

CPU在内存中设置表项链接地址首尾相连的环式链表，并为环式链表的每个表项配置传输状态标志位后开启直接内存存取DMA；

DMA控制器循环读取每个表项的传输状态标志位的状态，以确定是上报DMA中断至CPU，还是进行DMA传输，并更改传输状态标志位的状态以和CPU进行信息交互；

CPU在接收到DMA中断时处理中断信息，在处理完中断信息或空闲时循环读取每个表项的传输状态标志位的状态，以确定是离开DMA任务，并在预设时间后返回，还是处理DMA传输的数据，并更改传输状态标志位的状态以和DMA控制器进行信息交互。

在上述技术方案的基础上，所述传输状态标志位包括第一状态和第二状态，所述CPU将环式链表的每个表项的传输状态标志位初始化为第一状态后开启DMA。

在上述技术方案的基础上，DMA控制器循环读取每个表项的传输状态标志位的状态，以确定是上报DMA中断至CPU，还是进行DMA传输，并更改传输状态标志位的状态以和CPU进行信息交互，具体包括：

S21.DMA控制器判断读取的一表项的传输状态标志位的状态是第一状态还是第二状态，若是第二状态，则执行步骤S22，若是第一状态，则执行步骤S23；

S22.DMA控制器判断CPU未及时处理DMA传输的数据，上报中断至CPU；