[发明专利]半导体存储装置

说明书

本发明的实施方式提供一种能够改善良率的半导体存储装置。实施方式的半导体存储装置包含：衬底(SUB)、第1导电体层(62)、及第1绝缘体层(55)。衬底(20)包括：包含存储胞的第1区域(MR)、包含控制存储胞的电路的第2区域(PR)、及将第1区域(MR)与所述第2区域(PR)分开的第3区域(BR)。第1导电体层(62)在第2区域(PR)内设置于衬底(20)的上方。第1绝缘体层(55)包括：在第2区域(PR)内设置于第1导电体层(62)的上方的第1部分、及在第3区域(BR)内与衬底(20)的表面接触且与第1部分连续地设置的第2部分。第2部分(PW)将第1区域(MR)与第2区域(PR)分开。

[相关申请]

本申请享有以日本专利申请2019-155803号(申请日：2019年8月28日)为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

已知有一种能够非易失地存储数据的NAND(Not AND，与非)型闪存。

发明内容

本发明的实施方式提供一种能够改善良率的半导体存储装置。

实施方式的半导体存储装置包含：衬底、第1导电体层、及第1绝缘体层。衬底包括：包含存储胞的第1区域、包含控制存储胞的电路的第2区域、及将第1区域与所述第2区域分开的第3区域。第1导电体层在第2区域内设置于衬底的上方。第1绝缘体层包括：在第2区域内设置于第1导电体层的上方的第1部分、及在第3区域内与衬底的表面接触且与第1部分连续地设置的第2部分。第2部分将第1区域与第2区域分开。

附图说明

图1是第1实施方式的半导体存储装置的框图。

图2是第1实施方式的半导体存储装置所具备的存储胞阵列的电路图。

图3是表示第1实施方式的半导体存储装置的平面布局的一例的俯视图。

图4是表示第1实施方式的半导体存储装置的存储器区域中的平面布局的一例的俯视图。

图5是表示第1实施方式的半导体存储装置的存储器区域内的胞区域中的剖面结构的一例的剖视图。

图6是表示第1实施方式的半导体存储装置中的存储器柱体的剖面结构的一例的剖视图。

图7是表示第1实施方式的半导体存储装置的存储器区域内的引出区域中的剖面结构的一例的剖视图。

图8是表示第1实施方式的半导体存储装置的周边电路区域中的剖面结构的一例的剖视图。

图9是表示第1实施方式的半导体存储装置中的阻断部的平面布局的一例的俯视图。

图10是表示第1实施方式的半导体存储装置的制造方法的一例的流程图。

图11～26是表示第1实施方式的半导体存储装置的制造途中的剖面结构的一例的剖视图。

图27是表示第1实施方式的比较例的半导体存储装置的制造工序中的氢的侵入路径的一例的剖视图。

图28是表示第1实施方式的半导体存储装置的制造工序中的氢的侵入路径的一例的剖视图。

图29是表示第2实施方式的半导体存储装置的周边电路区域中的剖面结构的一例的剖视图。

图30是表示第3实施方式的半导体存储装置的周边电路区域中的剖面结构的一例的剖视图。

图31是表示第3实施方式的半导体存储装置的制造方法的一例的流程图。

图32～34是表示第3实施方式的半导体存储装置的制造途中的剖面结构的一例的剖视图。