[发明专利]半导体结构及其制造方法

说明书

一种半导体结构，其包括基板，位线堆叠特征和位线间隔部件。基板具有在其上限定的单元区域和外围区域。位线叠层结构形成在单元区域中的有源区域上，其包括:缓冲衬层，其横截面具有向上开口的U形轮廓并限定了内表面；位线导体，布置在U形轮廓中的内表面上；帽盖层，在位线导体上形成。位线间隔部件覆盖位线堆叠特征的侧壁表面。

技术领域

本公开涉及一种用于制造半导体装置结构，更具体地，更具体地说，是包含位线的半导体装置结构。

背景技术

现代集成电路(IC)设计为包含数百万个具有高装置密度的组件，例如晶体管，电容器，电阻器。可以通过执行某些图案化技术来实现对更高水平集成度的需求。对更高水平集成度的需求要求减小集成电路组件的尺寸(或特征尺寸)，例如，减小例如存储装置中的位线结构的横向宽度。

然而，诸如位线之类的特征的最小宽度的减小可能会牺牲某些电性能，结果，可能发生对集成电路的性能不利的影响。因此，需要改进位线的设计。

发明内容

根据一实施例，本公开的一个方面提供了一种半导体结构，包括：基板，具有在其上的限定单元区域和外围区域；位线堆叠特征，在所述单元区域中的有源区上，所述位线堆叠特征包括缓冲衬层(buffer liner)、位线导体、帽盖层，缓冲衬层的横截面具有向上开口的U形轮廓并限定了内表面，位线导体布置在所述U形轮廓的内表面上，帽盖层在所述位线导体上；以及位线间隔部件，覆盖所述位线堆叠特征的侧壁表面。

根据一实施例，本公开的一个方面提供了一种方法，该方法包括：在具有单元区域和外围区域的基板上形成层堆叠，所述层堆叠的上部包括第一伪置层(dummy layer)；对所述层堆叠进行图案化以在所述单元区域上方形成第一堆叠特征，在外围区域上方形成第二堆叠特征，其中所述第一堆叠部件比所述第二堆叠部件窄；形成覆盖所述第一堆叠特征的侧壁表面的第一间隔部件，以及形成覆盖所述第二堆叠特征的侧壁表面的第二间隔部件；去除所述第一叠层特征和所述第二叠层特征的第一伪置层，以在所述第一间隔部件和所述第二间隔部件之间分别限定第一凹槽和第二凹槽，其中，所述第一凹槽比所述第二凹槽窄；在每个所述凹槽中沉积缓冲衬层；在所述第一和第二凹槽中分别在缓冲衬层上形成第二伪置层，其顶表面的高度低于所述第一和第二间隔部件的高度，其中所述第二伪置层相对于每个所述凹槽中的缓冲衬层具有蚀刻选择性；在相应的所述凹槽中使所述缓冲衬层凹陷，使得相应的凹槽中的缓冲衬层达到与第二伪置层的高度基本相等的高度；去除第二伪置层，以暴露出各个所述凹槽中的缓冲衬层；在各个所述凹槽中选择性地(selectively)沉积金属材料，以在所述第一间隔部件之间形成位线导体，并在所述第二间隔部件之间形成导电衬层；和在所述第二凹槽中的导电衬层上沉积栅极导体。

根据一实施例，本公开的一个方面提供了一种方法，该方法包括：在基板上形成层堆叠，该叠层在其上部包括第一伪置层；图案化所述层堆叠以形成堆叠特征；形成覆盖堆叠特征的侧壁表面的间隔部件；去除所述堆叠特征的第一个伪置层，以在所述间隔部件之间限定凹槽；在所述凹槽中沉积缓冲衬层；在所述缓冲衬层上形成第二伪置层，其顶表面的高度低于所述间隔部件的水平，其中所述第二伪置层相对于所述缓冲衬层具有蚀刻选择性；使所述缓冲衬层凹陷，使得所述缓冲衬层的高度基本等于所述第二伪置层的高度；去除所述第二伪置层以露出所述缓冲衬层；在所述凹槽中选择性地沉积金属材料，以形成在间隔部件之间具有厚度的位线导体；和形成覆盖所述位线导体的帽盖层(cap layer)。

附图说明

为可仔细理解本案以上记载之特征，参照实施态样可提供简述如上之本案的更特定描述，一些实施态样系说明于随附图式中。然而，要注意的是，随附图式仅说明本案的典型实施态样并且因此不被视为限制本案的范围，因为本案可承认其他等效实施态样。

图1示出了根据本公开的一些实施例的示例性半导体装置的截面图。

图2示出了根据本公开的一些实施例的示例性半导体结构的截面图。

图3A-3M示出了根据一些实施例的半导体结构的示例性制造工艺。