[发明专利]基于FPGA的GPIO输出状态的控制装置、控制方法及应用有效

专利信息
申请号: 202010043097.X 申请日: 2020-01-15
公开(公告)号: CN111198527B 公开(公告)日: 2021-03-30
发明(设计)人: 李丛林;杨兆平;叶子楠 申请(专利权)人: 北京实干兴邦科技有限公司
主分类号: G05B19/042 分类号: G05B19/042
代理公司: 天津睿禾唯晟专利代理事务所(普通合伙) 12235 代理人: 李春荣
地址: 100107 北京市朝阳*** 国省代码: 北京;11
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摘要:
搜索关键词: 基于 fpga gpio 输出 状态 控制 装置 方法 应用
【说明书】:

发明公开了一种基于FPGA的GPIO输出状态的控制装置、控制方法及应用;所述控制装置包括MOS管、继电器和锁存器;可编程逻辑器件FPGA的CONFIG DONE管脚通过MOS管、继电器与锁存器连接,可编程逻辑器件FPGA的GPIO引脚与锁存器连接,锁存器与被控负载连接;当所述可编程逻辑器件FPGA在上电配置时,可编程逻辑器件FPGA的CONFIG DONE管脚输出低电平信号,MOS管栅极为低电平,MOS管不导通,后级的继电器不工作,锁存器的使能OE为高电平,锁存器使能无效,被控负载不工作;当所述所述可编程逻辑器件FPGA配置完成后,可编程逻辑器件FPGA的CONFIG DONE管脚输出高电平信号,MOS管的栅极为高电平,MOS管导通,继电器工作,锁存器的使能OE为低电平,锁存器使能有效,被控负载开始响应工作。

技术领域

本发明所属嵌入式硬件设计领域,涉及船用控制系统电路的输出优化方法,尤其涉及一种基于FPGA的GPIO输出状态的控制装置、控制方法及应用。

背景技术

如船用控制系统中,由于受控负载设备往往为大电流、高功率的负载,故对控制系统电路的输出状态安全性,稳定性和可靠性有着更高的要求。

船用嵌入式硬件电路设计中,可编程逻辑器件FPGA的GPIO经常需要作为某些数字量或驱动器的输出,用于对负载的控制。如船用大功率变频器,大电流继电器,接触器等。在此类应用场景中,对于FPGA的GPIO输出状态控制极其重要,需要尽量避免GPIO输出不可预期的状态避免对被控负载产生影响。

控制电路板上电工作时,对于FPGA的GPIO输出状态可以分为两个阶段:1.上电配置阶段。此阶段FPGA上电加载逻辑未完成时,GPIO管脚为不定态,可能输出有效电平驱动后级被控的负载设备运行,在某些无法断开外部负载设备的船舶应用场景中,这种情况非常危险,可能造成不可预估的后果。2.配置完成阶段。此部分为FPGA配置完成后的工作阶段,由于配置完成,其GPIO受逻辑控制输出状态,此阶段为可控阶段。随着可编程逻辑器件应用场景复杂度的提升,许多船舶舰载环境需要进一步减小乃至消除负载的不可控状态,就需要更加可靠的设计方法来避免其输出的不定态对受控负载设备的影响。

发明内容

本发明要解决的技术问题是现有的可编程逻辑器件FPGA在上电配置期间的GPIO输出状态不能进行有效性的控制,从而输出不定态对被控负载造成影响。

本发明第一方面提供了一种基于FPGA的GPIO输出状态的控制装置,其包括用于驱动后级被控负载的可编程逻辑器件FPGA、MOS管、继电器和锁存器;可编程逻辑器件FPGA通过CONFIGDONE引脚依次与MOS管、继电器和锁存器OE引脚连接,可编程逻辑器件FPGA的GPIO引脚与锁存器的DO引脚连接,锁存器与后级的被控负载连接;当所述可编程逻辑器件FPGA在上电配置时,可编程逻辑器件FPGA的CONFIG DONE管脚输出低电平信号,MOS管栅极为低电平,MOS管不导通,后级的继电器不工作,锁存器的使能OE为高电平,锁存器不使能(锁存器使能无效),被控负载不工作;

当所述所述可编程逻辑器件FPGA配置完成后,可编程逻辑器件FPGA的CONFIGDONE管脚输出高电平信号,MOS管的栅极为高电平,MOS管导通,继电器工作,锁存器的使能OE为低电平,锁存器使能有效输出信号,被控负载开始工作。通过这一控制装置,使得可编程逻辑器件FPGA在上电配置期间的GPIO输出状态有效性进行了控制,避免输出不定态对被控负载造成的影响。

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