[发明专利]一种低失调电压高电源抑制比的带隙基准电路

权利要求书

1.一种低失调电压高电源抑制比的带隙基准电路，包括：电压调制单元(1)、带隙核心单元(2)，运算放大器单元(3)；其特征在于：

所述电压调制单元(1)设有两个输入端和一个输出端，其中第一输入端为第二钳位电压VB，第二输入端为带隙基准电压VBG，输出端输出调制电压VREF；该电压调制单元(1)将电源电压与带隙核心单元(2)、运算放大器单元(3)隔开，对电源电压进行调制，调制后的电压为带隙核心单元(2)和运算放大器单元(3)供电；

上述电压调制单元(1)包括第三NMOS管M3、第四NMOS管M4、第五PMOS管M5、第六PMOS管M6、第七PMOS管M7，第四NPN三极管Q4，第七电阻R7、第八电阻R8，第一电容C1；其中：所述第五PMOS管M5与第六PMOS管M6，其栅端相连构成电流镜结构，其源端均连接到电源电压VDD；该第六PMOS管M6的漏端和自身栅端相连，并连接到所述第四NMOS管M4的漏端；该第五PMOS管M5的漏端通过第一电容C1连接至电源电压VDD；所述第七PMOS管M7的栅端与第五PMOS管M5的漏端相连，其源端与电源电压VDD相连，其漏端作为电压调制单元(1)的输出端输出调制电压VREF；所述第四NMOS管M4的栅端连接调制电压VREF，其源端通过第七电阻R7连接至第三NMOS管M3的源端；所述第三NMOS管M3的漏端与第五PMOS管M5的漏端相连，其栅端作为电压调制单元(1)的第二输入端连接带隙基准电压VBG；所述第四NPN三极管Q4的集电极与第三NMOS管M3的源端相连，其基极作为电压调制单元(1)的第一输入端连接第二钳位电压VB，其发射极通过第八电阻R8与地GND相连；

所述带隙核心单元(2)设有两个输入端和三个输出端，其中第一输入端为调制电压VREF，第二输入端为反馈电压VF；第一输出端为第一钳位电压VA，第二输出端为第二钳位电压VB，第三输出端为带隙基准电压VBG；该带隙核心单元(2)用于产生零温度系数的带隙基准电压VBG；

所述运算放大器单元(3)设有三个输入端和一个输出端，其中第一输入端为第一钳位电压VA，第二输入端为第二钳位电压VB，第三输入端为调制电压VREF，输出端输出反馈电压VF，连接到带隙核心单元(2)；该运算放大器单元(3)用于保证第一钳位电压VA和第二钳位电压VB相等，其输出端与带隙核心单元(2)连接构成负反馈，进一步保证带隙基准电压VBG输出的稳定性。

2.根据权利要求1所述的低失调电压高电源抑制比的带隙基准电路，其特征在于：所述的带隙核心单元(2)包括第五NPN三极管Q5、第一NPN三极管Q1，第八PMOS管M8，第一电阻R1、第二电阻R2、第三电阻R3、第九电阻R9；其中：

所述第五NPN三极管Q5，其发射极连接地GND，其集电极作为带隙核心单元(2)的第一输出端输出第一钳位电压VA，其基极通过第三电阻R3与第一NPN三极管Q1的基极相连，作为带隙核心单元(2)的第二输出端输出第二钳位电压VB；

所述第一NPN三极管Q1，其发射极通过第二电阻R2连接至地GND，其基极和自身集电极相连；

所述第九电阻R9跨接在带隙基准电压VBG和第一钳位电压VA之间；

所述第一电阻R1跨接在带隙基准电压VBG和第二钳位电压VB之间；

所述第八PMOS管M8，其源端与自身衬底端相连，作为带隙核心单元(2)的第一输入端连接调制电压VREF，其栅端作为带隙核心单元(2)的第二输入端连接反馈电压VF，其漏端作为带隙核心单元(2)的第三输出端输出带隙基准电压VBG。

3.根据权利要求1所述的低失调电压高电源抑制比的带隙基准电路，其特征在于：所述的运算放大器单元(3)包括第一PMOS管M1，第二PMOS管M2，第二NPN三极管Q2，第三NPN三极管Q3，第四电阻R4，第五电阻R5，第六电阻R6，第二电容C2；其中：

所述第一PMOS管M1，其衬底端作为运算放大器单元(3)的第三输入端连接调制电压VREF，其栅端与第二PMOS管M2栅端相连，其源端通过第四电阻R4与调制电压VREF相连，其漏端作为运算放大器单元(3)的输出端输出反馈电压VF；

所述第二电容C2跨接在反馈电压VF和调制电压VREF之间；

所述第二PMOS管M2，其源端通过第五电阻R5与调制电压VREF相连，其漏端与自身栅端相连，并连接至第三NPN三极管Q3的集电极，其衬底端与调制电压VREF相连；

所述第二NPN三极管Q2，其基极作为运算放大器单元(3)的第一输入端连接至第一钳位电压VA，其集电极与第一PMOS管M1的漏端相连，其发射极通过第六电阻R6连接至地GND；

所述第三NPN三极管Q3，其基极作为运算放大器单元(3)的第二输入端连接至第二钳位电压VB，其发射极与第二NPN三极管Q2的发射极相连。