[发明专利]半导体存储装置

说明书

本发明的实施方式提供一种能够提高动作速度的半导体存储装置。实施方式的半导体存储装置(1)包括：能够保持数据的存储元、电连接在存储元的栅极的字线(WL)、及以及电连接在存储元的一端的源极线(CELSRC)，在存储元的读出动作中，对源极线(CELSRC)在第一阈值的判定时施加第一电压，在第二阈值的判定时施加与所述第一电压不同的第二电压，且对字线(WL)在第一及第二阈值的判定时施加第三电压。

分案申请的相关信息

本案是分案申请。该分案的母案是申请日为2016年3月11日、申请号为201610141767.5、发明名称为“半导体存储装置”的发明专利申请案。

[相关申请案]

本申请案享有以日本专利申请案2015-176422号(申请日：2015年9月8日)为基础申请案的优先权。本申请案是通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND(Not and，与非)型闪速存储器。

发明内容

本发明的实施方式提供一种能够提高动作速度的半导体存储装置。

实施方式的半导体存储装置的特征在于包括：能够保持数据的存储元、电连接在所述存储元的栅极的字线、以及电连接在所述存储元的一端的源极线，在所述存储元的读出动作中，对所述源极线在第一阈值的判定时施加第一电压，在第二阈值的判定时施加与所述第一电压不同的第二电压，且对所述字线在所述第一阈值及所述第二阈值的判定时施加第三电压。

附图说明

图1是第一实施方式的半导体存储装置的方块图。

图2是第一实施方式的半导体存储装置所具备的存储单元阵列的电路图。

图3是第一实施方式的半导体存储装置所具备的传感放大器模块的电路图。

图4中的(a)、(b)是表示第一实施方式的半导体存储装置所具备的存储元的阈值电压的分布的图。

图5是表示第一实施方式的半导体存储装置的ABL方式的读出动作的时序图。

图6是表示第一实施方式的半导体存储装置的ABL方式的读出动作的时序图。

图7是表示第一实施方式的半导体存储装置的ABL方式的读出动作的时序图。

图8是表示第二实施方式的半导体存储装置的位线屏蔽方式的读出动作的时序图。

图9是表示第二实施方式的半导体存储装置的位线屏蔽方式的读出动作的时序图。

图10是表示第二实施方式的半导体存储装置的位线屏蔽方式的读出动作的时序图。

图11是表示第三实施方式的半导体存储装置的指令序行的图。

图12是表示用于第三实施方式的半导体存储装置的读出动作的指令的组合的图。

图13是表示第四实施方式的半导体存储装置所具备的存储元的阈值电压的漂移的图。

图14是表示第四实施方式的半导体存储装置的第二读出动作的时序图。

图15是表示用于第五实施方式的半导体存储装置的QPW方式的写入动作的多个验证电压的图。

图16是表示第五实施方式的半导体存储装置的QPW方式的写入动作的时序图。

图17是第六实施方式的半导体存储装置所具备的存储单元阵列的电路图。