[发明专利]集成电路结构和存储器

说明书

本公开提供了一种集成电路结构和存储器，涉及半导体存储器技术领域。该集成电路结构包括：焊盘区域，包括沿目标方向配置的多个信号焊盘；第一电路区域，设于所述焊盘区域的一侧，包括沿所述目标方向配置的且分别与各所述信号焊盘对应连接的多个信号输入电路模块，各所述信号输入电路模块用于实现输入信号的采样操作并将采样结果写入存储阵列；其中，所述第一电路区域沿所述目标方向的尺寸小于所述焊盘区域沿所述目标方向的尺寸。本公开可以提高存储器写操作的性能。

技术领域

本公开涉及半导体存储器技术领域，具体而言，涉及一种集成电路结构和存储器。

背景技术

随着存储器技术的发展，DDR4 SDRAM(Double Data Rate Fourth SynchronousDynamic Random Access Memory，第四代双倍数据率同步动态随机存取存储器)应运而生，DDR4 SDRAM具有较低的供电电压、较高的传输速率，其上的存储单元组(Bank Group)具有独立启动操作读、写等动作的特性。另外，相比于例如DDR3/DDR2的存储器，DDR4SDRAM在具有快速、省电特性的同时，还可以增强信号的完整性，提高了数据传输及存储的可靠性。

以低功耗内存芯片LPDDR4为例，在写操作的过程中，数据选通信号(DQS)与数据信号(DQ)通过近似相同长度的传输路径以近似相同的速度传送至LPDDR4中，在LPDDR4中，DQS输入电路模块将接收到的作为选通采样的DQS信号传送至DQ输入电路模块，以采集数据。由于DQS信号需要一段时间才能传送至DQ输入电路模块，这就导致DQS信号与DQ信号不同步。

为了补偿DQS信号与DQ信号的时间差，可以提前发送DQS信号。为此，JEDEC标准定义了参数tDQS2DQ，以表征提前发送的时间。

然而，tDQS2DQ往往数值较大，且易受传输路径上温度和电压的干扰，导致存储器的性能受到了影响。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种集成电路结构和存储器，进而至少在一定程度上克服由于相关技术的限制和缺陷而导致的tDQS2DQ数值较大且易受传输路径上温度和电压干扰的问题。

根据本公开的第一方面，提供一种集成电路结构，包括：

焊盘区域，包括沿目标方向配置的多个信号焊盘；

第一电路区域，设于所述焊盘区域的一侧，包括沿所述目标方向配置的且分别与各所述信号焊盘对应连接的多个信号输入电路模块，各所述信号输入电路模块用于实现输入信号的采样操作并将采样结果写入存储阵列；

其中，所述第一电路区域沿所述目标方向的尺寸小于所述焊盘区域沿所述目标方向的尺寸。

可选地，所述多个信号焊盘包括：

第一差分数据选通焊盘、第二差分数据选通焊盘、数据掩膜焊盘和多个数据输入/输出焊盘。

可选地，所述焊盘区域还包括：

多个电源焊盘和多个接地焊盘。

可选地，所述焊盘区域包括：

第一焊盘子区域和第二焊盘子区域，所述第一焊盘子区域与所述第二焊盘子区域包含的数据输入/输出焊盘的数量相同，且数量均为数据输入/输出焊盘总数量的一半；

其中，所述第一差分数据选通焊盘、所述第二差分数据选通焊盘和数据掩膜焊盘配置在所述第一焊盘子区域与所述第二焊盘子区域之间。

可选地，所述多个信号输入电路模块包括：

数据选通电路模块、数据掩膜电路模块和多个数据输入电路模块。