[发明专利]半导体存储装置

说明书

实施方式提供一种能够缩小芯片面积的半导体存储装置。实施方式的半导体存储装置包含存储器芯片及电路芯片。存储器芯片包含与第1及第2位线分别电连接的第1及第2接合金属。电路芯片与存储器芯片接合，且包含与第1及第2感测放大器分别电连接且与第1及第2接合金属分别对向的第3及第4接合金属BP。第1感测放大器包含第1工作区域AA(HV)与第2工作区域AA(LV)。在第1工作区域设置第1晶体管30。第2感测放大器包含第3工作区域AA(HV)与第4工作区域AA(LV)。在第3工作区域设置第2晶体管30。在俯视时，第3及第4接合金属分别与第1及第3工作区域重叠。

[相关申请案]

本申请案享有以日本专利申请案2019-78649号(申请日：2019年4月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知有能够非易失地存储数据的NAND(Not and，与非)型闪速存储器。

发明内容

实施方式提供一种能够缩小芯片面积的半导体存储装置。

实施方式的半导体存储装置包含存储器芯片及电路芯片。存储器芯片包含第1及第2存储单元、分别与第1及第2存储单元的各自的一端电连接的第1及第2位线、以及分别与第1及第2位线电连接的第1及第2接合金属。电路芯片与存储器芯片接合，且包含衬底、设置在衬底的第1及第2感测放大器、以及分别与第1及第2感测放大器电连接且分别与第1及第2接合金属对向的第3及第4接合金属。第1及第2接合金属分别与第3及第4接合金属电连接。第1感测放大器包含第1工作区域、及与第1工作区域不同的第2工作区域。在第1工作区域，设置电连接于第3接合金属与第2工作区域之间的第1晶体管。第2感测放大器包含在第1方向上与第1工作区域相邻的第3工作区域、及在与第1方向交叉的第2方向上与第2工作区域相邻且与第3工作区域不同的第4工作区域，在第3工作区域，设置电连接于第4接合金属与第4工作区域之间的第2晶体管。在俯视时，第3及第4接合金属分别与第1及第3工作区域重叠。

附图说明

图1是表示第1实施方式的半导体存储装置的构成例的框图。

图2是表示第1实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。

图3是表示第1实施方式的半导体存储装置所具备的感测放大器模块的电路构成的一例的电路图。

图4是表示第1实施方式的半导体存储装置中的感测放大器单元的电路构成的一例的电路图。

图5是表示第1实施方式的半导体存储装置的构造的一例的立体图。

图6是表示第1实施方式的半导体存储装置的存储器区域中的平面布局的一例的俯视图。

图7是表示第1实施方式的半导体存储装置的存储器区域中的截面构造的一例的沿着图6的VII-VII线的剖视图。

图8是表示第1实施方式的半导体存储装置中的存储器柱的截面构造的一例的沿着图7的VIII-VIII线的剖视图。

图9是表示第1实施方式的半导体存储装置的感测放大器区域中的平面布局的一例的俯视图。

图10是表示第1实施方式的半导体存储装置中的感测放大器群的平面布局的一例的俯视图。

图11是表示第1实施方式的半导体存储装置的感测放大器区域中的截面构造的一例的剖视图。

图12是表示第1实施方式的半导体存储装置的感测放大器区域中的贴合焊垫、工作区域、及栅极线的平面布局的一例的俯视图。