[发明专利]指令执行方法及指令执行装置

说明书

本发明提供一种指令执行方法及指令执行装置。该指令执行装置包含一处理器。处理器包括：一指令翻译器(instruction translator)、一执行单元以及一重排缓冲器(reorder buffer)。指令翻译器(instruction translator)用以接收一宏指令(macro‑instruction)，并将宏指令至少翻译成为一第一微指令及一第二微指令。指令翻译器分别为第一微指令及第二微指令标识一原子操作标志以代表第一微指令的一第一目的操作数(destination operand)及第二微指令的一第二目的操作数均指向相同的一架构寄存器。执行单元用以执行第一微指令，以产生一第一执行结果，并执行第二微指令，以产生一第二执行结果。重排缓冲器(reorder buffer)用以根据原子操作标志来绑定第一微指令与第二微指令的退出操作(retirement)。

本申请是申请日为2019年6月12日、申请号为201910504891.7、发明名称为“指令执行方法及指令执行装置”的发明专利申请的分案申请。

技术领域

本发明涉及一种指令执行的机制，特别涉及一种针对具有原子性(atomicity)的微指令的指令执行方法及一种指令执行装置。

背景技术

一般而言，处理器的执行单元(execution unit)的数据总线(data bus)位宽(bitwidth)为固定的位数，例如为128位，即，仅能运算数据宽(data width)最多为128位的数据。然而，随着科技的发展，尤其是在需要大量处理浮点(floating point)指令或向量(vector)指令的领域，处理器需要处理的数据的位宽越来越大，且指令也越来越复杂，可能需要能够支持更多位数数据的处理，例如处理位宽为256位甚至512位的数据。

因此，如何基于目前处理器的架构，有效的扩展能够处理的指令类型，并可支持需要以较多位呈现的输出结果，已成为本领域需解决的问题之一。

发明内容

根据本揭示文件的一实施方式提出一种指令执行方法，用于一处理器中，处理器包括一指令翻译器(instruction translator)、一执行单元及一重排缓冲器(reorderbuffer)，指令执行方法包含：藉由指令翻译器接收一宏指令(macro-instruction)，并将宏指令至少翻译成为一第一微指令及一第二微指令；其中，指令翻译器分别为第一微指令及第二微指令标识一原子操作标志，以代表第一微指令的一第一目的操作数(destinationoperand)及第二微指令的一第二目的操作数均指向相同的一架构寄存器；藉由执行单元执行第一微指令，以产生一第一执行结果；藉由执行单元执行第二微指令，以产生一第二执行结果；以及藉由重排缓冲器根据原子操作标志来绑定第一微指令与第二微指令的退出操作(retirement)。

根据本揭示文件的另一实施方式提出一种指令执行装置，包含：一处理器。处理器包括：一指令翻译器(instruction translator)、一执行单元以及一重排缓冲器(reorderbuffer)。指令翻译器(instruction translator)用以接收一宏指令(macro-instruction)，并将宏指令至少翻译成为一第一微指令及一第二微指令；其中，指令翻译器分别为第一微指令及第二微指令标识一原子操作标志以代表第一微指令的一第一目的操作数(destination operand)及第二微指令的一第二目的操作数均指向相同的一架构寄存器。执行单元用以执行第一微指令，以产生一第一执行结果，并执行第二微指令，以产生一第二执行结果。重排缓冲器(reorder buffer)，用以根据原子操作标志来绑定第一微指令与第二微指令的退出操作(retirement)。