[发明专利]均值池化累加电路、装置以及方法

说明书

本发明公开一种均值池化累加电路、装置以及方法，均值池化累加电路包括双端口缓存、写控制电路、读控制电路、MUX、加法电路、减法电路、输出控制电路以及累加缓存器，该均值池化累加电路用于均值池化装置当中；一种均值池化方法包括以下步骤：将输入特征数据进行BLK分块；内部缓存中定义两个缓存阵列，按照乒乓操作的存储策略将第一维度输出累加结果存储于其中一个缓存阵列中；读取所述缓存阵列中第一维度的累加结果，进行第二维度的累加操作；第二维度累加结果输出到均值除法电路，按SRAM查表的方式进行除法运算。本发明的有益效果是：二维方向的累加能够按照同样的一维的累加电路进行第二个维度的运算，使得累加电路具备通用性。

技术领域

本发明涉及计算机视觉和人工智能技术领域，尤其涉及一种均值池化累加电路、装置以及方法。

背景技术

卷积神经网络(convolutional neural networks，CNN)被更多的应用于图像分类和图像识别等领域。卷积神经网络通常包含多组的卷积层、池化层(pooling layer)等神经网络层。卷积层能够提取数据的局部特征，而池化层用于减少参数量以及神经网络的运算。池化层通常包含两种运算：最大值池化和平均值池化运算。

平均值池化运算(又称均值池化运算)一般采用AI芯片进行运算，以提高其运算速度，不同厂商推出的AI芯片软硬件架构也是多种多样，但这些架构的均值池化功能通用性不强，不能适应越来越复杂的人工智能算法。

发明内容

针对上述问题，本发明提出一种均值池化累加电路、装置以及方法，主要解决AI芯片均值池化功能通用性不强的问题。

为解决上述技术问题，本发明的技术方案如下：

一种均值池化累加电路，包括双端口缓存、写控制电路、读控制电路、MUX、加法电路、减法电路、输出控制电路以及累加缓存器；

双端口缓存，用于缓存当前周期的输入特征数据；

写控制电路，用于控制写入特征数据到双端口缓存；

读控制电路，用于控制读取双端口缓存中已存储的特征数据，以及控制MUX电路；

MUX，用于选择双端口缓存输出的特征数据和填充数据；

加法电路，用于接收输入控制单元每个时钟周期输入特征数据、减法电路的临时结果以及将当前的特征数据输入累加缓存器；

减法电路，用于实现MUX输出的特征数据和累加缓存器之间的减法功能；

输出控制单元，用于控制累加缓存器的有效输出；

累加缓存器，用于缓存和输出累加后的特征数据。

提出一种均值池化装置，包括顶层控制电路、输入控制电路、输出控制电路、上述的均值池化累加电路、BLK单元控制电路以及均值除法电路，

顶层控制电路，用于与系统进行控制交互和均值池化内部电路的控制；

输入控制电路，用于接收顶层控制的输入特征数据尺寸和输入数据地址，以及控制输入外部存储和在线模块的特征数据等信息；

输出控制电路，用于接收顶层控制的输出特征数据尺寸和输入数据地址，以及控制输出外部存储和在线模块的特征数据等信息；

均值池化累加电路，用于获取累加后的特征数据；

BLK单元控制电路，用于均值池化BLK分块控制；

均值除法电路，配置精度范围的查表程序，按照查表程序进行除法运算。

在一些实施方式中，所述均值池化累加电路存在两个，其中一个进行第一维度累加，另一个进行第二维度累加。