[发明专利]用于处理器核之间的改进的数据传输的方法和装置

说明书

本发明涉及用于处理器核之间的改进的数据传输的方法和装置。互连装置即使在高时钟速率下也能实现改进的信号完整性，并能实现增加的带宽和较低的延迟。在互连装置中，发送处理核发送数据，发送处理核通过形成报头指示接收核的位置并且有效载荷是将被发送的数据的分组来将数据发送至接收核。分组被发送至与处理核阵列在同一芯片上的数据涡交换机，通过将分组路由至包含该接收处理核的处理核阵列将分组路由至该接收核。数据涡交换机将分组路由至处理器核阵列中的接收处理器核。数据涡交换机不是纵横式交换机，这消除了不同组的分组进入交换机时对数据涡交换机进行全局设置和重置。数据涡交换机与处理核阵列安装在同一芯片上降低了功率和延迟。

相关专利的交叉引用

本申请要求于2018年12月12日提交的题为“Data Transfer Between The CoresIn A Microprocessor”的美国临时专利申请No.62/778,354的优先权，该美国临时专利申请通过引用整体并入本文。所公开的系统和操作方法还涉及以下专利中公开的主题，这些专利通过引用整体并入本文：(1)题为“A Multiple Level Minimum Logic Network”、发明人为Coke S.Reed的美国专利No.5,996,020；(2)题为“A Scalable Low Latency SwitchFor Usage in an Interconnect Structure”、发明人为John Hesse的美国专利No.6,289,021；(3)题为“Multiple Path Wormhole Interconnect”、发明人为John Hesse的美国专利No.6,754,207，题为“Parallel Data Switch”、发明人为Coke S.Reed和Davis Murphy的美国专利No.9,954,797。

技术领域

本发明涉及用于处理器核之间的改进的数据传输的方法和装置。

背景技术

大型计算和通信系统的部件可以配置有通过互连线路连接的交换机芯片的互连结构。增加交换机芯片端口数会减少芯片到芯片跳数，从而获得较低的延迟和较低的成本。这些系统需要具有高端口数并且还能够处理短分组的交换机芯片。

在当今多核处理器中，使用网格在核之间传输数据。核是布置成网格结构的分块(tile)。这些技术已被用于连接芯片上的核，但在将数据从第一处理器上的核传输至第二处理器上的核方面效果不佳。除了由于网格结构导致的困难之外，在多芯片应用中，使用传递通过在芯片之间承载数据的纵横式交换机(crossbar switch)的长分组也带来了附加的困难。长分组导致低带宽、高延迟、有限的可扩展性和高拥塞。本文要求保护的本发明的目的是提供高带宽和低延迟的方法和装置来在处理器计算核之间交换信息。这是通过将数据涡交换机(Data Vortex switch)和处理核阵列安装在同一芯片上来实现的。

发明内容

互连装置的实施方式即使在高时钟速率下也能实现改进的信号完整性，并能实现增加的带宽和较低的延迟。在用于核阵列的互连装置中，发送处理核可以通过形成分组(该分组的报头指示接收核的位置并且该分组的有效载荷是将被发送的数据的)来将数据发送至接收核。分组被发送至本文以及本文并入的专利中描述的数据涡交换机。数据涡交换机与处理核阵列位于同一芯片上，并首先通过将分组路由至包含接收处理核的处理核阵列来将分组路由至该接收核。然后，数据涡交换机将分组路由至处理器核阵列中的接收处理器核。由于数据涡交换机不是纵横式交换机，所以当不同组的分组进入交换机时，无需对数据涡交换机进行全局设置和重置。将数据涡交换机与处理核阵列安装在同一芯片上降低了所需的功率并降低了延迟。

附图说明

通过参照以下描述和附图，可以最好地理解本发明的与装置和操作方法相关的实施方式：

图1是例示了包括多个子分组微片(sub-packet flit)的分组格式的实施方式的数据结构图；