[发明专利]用于形成多层水平NOR型薄膜存储器串的方法

说明书

各种方法克服了局限性，并且通过以下来实现出色的缩放(i)用具有较低挑战性的纵横比的两个或更多个蚀刻步骤替换高度挑战性的高纵横比的单个蚀刻步骤，并且涉及更宽和机械稳定性更高的有源条带，(ii)在高纵横比蚀刻步骤和后续处理步骤中使用电介质支柱来支撑和保持结构稳定性，或(iii)使用多个遮蔽步骤以提供具有较低挑战性的纵横比的两个或更多个蚀刻步骤，并且涉及更宽且机械稳定性更高的有源条带。

相关申请的交叉引用

本申请涉及并要求(i)于2018年12月4日提交的美国临时申请(“临时申请I”)的优先权，序列号62/775,310，题为“用于形成多层水平NOR型薄膜存储器串的方法(Methodsfor Forming Multilayer Horizontal NOR-type Thin-film Memory Strings)”。

本发明还涉及(i)于2018年7月12日提交的美国临时申请(“临时申请II”)，序列号62/697,085，题为“三维NOR存储器阵列的制造方法(Fabrication Method for a 3-Dimensional NOR Memory Array)”；(ii)于2018年10月29日提交的美国临时申请(“临时申请III”)，序列号62/752,092，题为“具有非常精细节距的三维NOR存储器阵列：器件和方法(3-Dimensional NOR Memory Array with Very Fine Pitch：Device and Method)”；(iii)于2018年11月27日提交的美国临时专利申请(“临时申请IV”)，序列号62/771,922，题为“用于电连接三维存储器器件的多个水平导电层的阶梯结构(Staircase Structuresfor Electrically Connecting Multiple Horizontal Conductive Layers of a 3-Dimensional Memory Device)”。

本申请还涉及2018年6月19日提交的美国非临时专利申请(“非临时申请”)，序列号16/012,731，题为“三维NOR存储器阵列架构及其制造方法(3-Dimensional NOR MemoryArray Architecture and Methods for Fabrication Thereof)”。

临时申请I、II、III和IV以及非临时申请的公开内容通过引用整体并入本文中。

发明背景

1.技术领域

本发明涉及形成三维存储器结构。特别地，本发明涉及在半导体基板的平坦表面上方形成实质上与其平行的NOR型薄膜存储器串的三维存储器结构。

2.背景技术

先前已经描述了用于形成水平NOR型(“HNOR”)薄膜存储器串的方法。参见，例如，通过以上引用并入本文的临时申请II中公开的三维水平NOR型存储器串。在此详细说明中，术语“有源条带”是指细长的材料条带，其包括半导体的各种层和其他材料，其可以促进或提供沿着其长度形成的薄膜晶体管的沟道区、源极区和漏极区。这些薄膜晶体管可以通过共享公共源极区和公共漏极区而被组织为NOR型存储器串。在一些实施例中，公共漏极区用作NOR型存储器串的位线，并且源极区是电浮置的，除非当通过NOR型存储器串中的一个或多个晶体管进行存取时。有源条带中的材料层的统称是指“有源层”。临时申请II中描述的工艺流程教导了通过首先沉积多个有源层，随后图案化和蚀刻穿过多个有源层来形成有源条带的堆叠体(“有源堆叠体”)。每个堆叠体中得到的有源条带彼此平行地延伸，并且邻近的有源堆叠体可以通过深沟槽彼此分离。可以将得到的有源堆叠体组织成块，每个块表示水平布置的NOR型存储器串的三维阵列(“HNOR存储器阵列”)。