[发明专利]防止针对重排序缓冲器的基于定时的安全攻击

说明书

本公开描述了涉及重排序缓冲器并且用于防止基于定时的安全攻击的方法、系统和设备。处理器可具有被配置成用于乱序执行指令的功能单元、被配置成用于缓冲指令的执行结果以按顺序输出的重排序缓冲器、以及被配置成用于随机化所述重排序缓冲器中的数据定时的控制器。例如，所述控制器可以在缓冲和/或分类执行结果时对所述重排序缓冲器的容量进行随机调整，从而随机化所述重排序缓冲器中的数据定时。

相关申请

本申请要求于2018年12月5日提交的、申请序列号为16/210,609、名称为“防止针对重排序缓冲器的基于定时的安全攻击(Protection against Timing-based SecurityAttacks on Re-Order Buffers)”的美国专利申请的优先权，其全部公开内容在此引入作为参考。

技术领域

本文所公开的至少一些实施例总体上涉及计算机体系结构，并且更具体地但不限于，涉及防止针对重排序缓冲器的安全攻击的技术。

背景技术

指令通常被编程为按顺序执行。指令的程序顺序是指令被编程用于在处理器中执行的顺序。

可以根据替代顺序执行一些指令，并且获得与根据程序顺序执行指令相同的结果。

乱序执行已在一些处理器中实现，以提高处理器的处理能力的利用率并提高执行具有指令序列的程序的整体速度。

例如，当处理器将要处理被配置成用于对操作数进行操作的指令时，该操作数可处于从高速缓冲存储器或主存储器或存储装置加载的过程中。然而，程序顺序中的下一指令的操作数可能已经准备就绪在处理器中进行处理。因此，处理器可执行下一指令，而非暂停指令的执行以等待正从高速缓冲存储器、主存储器或存储装置加载的操作数。

指令的“数据顺序”是指令的数据或操作数在处理器中变得可用于处理的顺序。数据顺序通常不同于当代处理器设计中的程序顺序。处理器可以被配置成用于根据指令的数据顺序而不是指令的程序顺序来执行指令。

重排序缓冲器可用于在时间上保持在其程序顺序之外执行的指令的执行结果。例如，可以按照指令的数据顺序来执行指令。存储在重排序缓冲器中的结果可以以相应指令的程序顺序移出重排序缓冲器，就好像通过根据程序顺序执行指令来生成结果一样。例如，3个指令的序列可为用以将操作数A加载到第一寄存器中的第一指令(例如，“加载A，r1”)，用以将另一操作数B加载到第二寄存器中的第二指令(例如，“加载B，r2”)，以及用以将数字添加到第二寄存器的第三指令(例如，“添加#1，r2”)。可以在执行第一指令(例如“加载A，r1”)之前乱序执行第二指令(例如“加载B，r2”)，执行第三指令(例如“添加#1，r2”)，然后执行第一指令(例如“加载A，r1”)。当存储器系统可在操作数A之前返回操作数B时，此替代执行序列可为合意的。例如，当数据以B，#1，A的顺序就绪时，指令可以以“加载B，r2”、“添加#1，r2”和“加载A，r1”的顺序执行，这不同于程序顺序“加载A，r1”、“加载B，r2”和“添加#1，r2”。

乱序执行的实现可能存在安全漏洞。计算机处理器中的这种安全漏洞的示例包括2018年公开的Meltdown和Spectre。例如，安全漏洞可允许从特权安全边界高速缓存数据，从而导致可被定时以泄漏特权信息的竞争条件。特权安全边界中的数据的实例是位于操作系统内核中的数据。

附图说明

在附图中以示例而非限制的方式示出了实施例，在附图中相同的附图标记表示相同的元件。

图1示出了根据一个实施例被配置成用于防止针对重排序缓冲器的基于定时的安全攻击的缓冲器控制器。

图2示出了根据一个实施例由缓冲器容量控制器控制的乱序执行。

图3示出了根据一个实施例防止针对重排序缓冲器的基于定时的安全攻击的方法。