[发明专利]选择性控制时钟传输到数据(DQ)系统

说明书

一种设备可包含接收命令信号且提供延迟命令信号的延迟线。所述设备可包含至少部分响应于所述命令信号的电平改变而提供时钟启用信号的边缘起始器。所述设备的门电路可至少部分响应于所述时钟启用信号而提供移位时钟信号。所述设备还可包含至少部分响应于所述移位时钟信号而捕获及移位所述延迟命令信号的移位器。

背景技术

本文中描述的实施例大体涉及存储器装置的领域。更特定来说，当前实施例包含用于存储器装置中的命令同步的一或多个系统、装置及方法。

此段落希望向读者介绍可能与本发明的不同方面相关的本技术的不同方面，其在下文中描述及/或主张。据信，此论述有助于向读者提供背景信息以促进对本发明的各种方面的更好理解。因此，应理解，这些陈述应在此背景下阅读，而非作为现有技术的认可。

在半导体存储器中，存储器装置的适当操作是基于各种内部命令及时钟信号的正确时序。例如，在从存储器装置读取数据时，对数据路径电路系统定时以提供(例如，输出)读取数据的内部时钟信号应与内部读取命令信号大体上同时提供以无错误地输出读取数据。如果内部读取命令信号的时序与内部时钟信号的时序不兼容或不精确，那么读取命令可能被无意地忽略及/或由存储器提供的读取数据可能不正确(例如，包含与另一读取命令相关联的至少一些数据)。同样地，在将数据写入到存储器装置时，对数据路径电路系统定时以写入数据的内部时钟信号应具备与内部写入命令信号兼容的时序关系以使数据路径电路系统能够提供写入数据以写入到存储器装置。内部命令及时钟信号的不精确时序可导致写入命令被无意地忽略及/或使不正确写入数据被提供到存储器装置(例如，包含与另一写入命令相关联的至少一些数据)。

此外，可选择(例如，编程、期望、使用、给出等)“延时”以设置由存储器装置接收读取命令与由存储器装置输出数据之间的时间(通常以时钟周期数目为单位)。还可选择“写入延时”以设置由存储器装置接收写入命令与将写入数据提供到存储器装置之间的时间(通常也以时钟周期数目为单位)。例如，可选择延时以适应不同频率(即，不同时钟周期)的时钟信号。

如可了解，存储器装置中的时钟信号的频率越高，其可产生正确定时(例如，同步)内部时钟及命令信号的挑战越大。例如，存储器时钟信号的频率可为1GHz或更高。使事情进一步复杂化的是多数据速率存储器可以高于存储器时钟信号的速率提供及接收数据，这可表示可执行命令的速率。因此，命令信号及内部时钟信号可需要同步，以便维持适当时序。多数据速率存储器的实例是以时钟频率的两倍的速率输出读取数据(例如与存储器时钟信号的上升时钟边缘及下降时钟边缘同步地输出数据)的存储器。

因此，为促进同步存储器装置中的命令同步，可将特定电路设置在存储器装置的输入处、存储器装置的输出处及存储器装置内部。如了解，额外电路系统可利用额外功率。在设计存储器装置的组件以协助命令及时钟同步时，功率消耗提供可在不减少存储器装置的功效及存储器装置中的命令信号的同步的情况下考虑且尽可能减少的额外因素。

附图说明

在阅读以下实施方式及参考图式之后将更好理解本发明的各种方面，其中：

图1是根据实施例的存储器设备的框图；

图2是根据实施例的图1的存储器设备的读取数据启用延迟(RQED)电路系统的框图；

图3是根据本发明的实施例的图2的RQED电路系统的实例移位器的框图；

图4是根据本发明的实施例的图2的RQED电路系统的实例信号产生器的框图；

图5是根据本发明的实施例的图2的RQED电路系统的实例边缘起始器的框图；

图6是根据本发明的实施例的与在突发读取模式中操作图2的RQED电路系统相关联的信号的时序图；及

图7是根据本发明的实施例的与在单个读取模式中操作图2的RQED电路系统相关联的信号的时序图。

具体实施方式