[发明专利]乘法和累加电路

权利要求书

1.一种电路装置，其特征在于，所述电路装置包括：

指数加法器电路，其被配置为将第一指数和第二指数相加并产生输出指数；

尾数乘法器电路，其被配置为将第一尾数和第二尾数相乘并产生输出尾数；

第一转换电路，其耦接到所述指数加法器电路和所述尾数乘法器电路的输出端，所述第一转换电路被配置为将所述输出指数和所述输出尾数转换为定点数；

累加寄存器；和

累加器电路，其耦接到所述转换电路和所述累加寄存器，所述累加器电路被配置为将所述累加寄存器的内容和所述定点数相加为累加值，并将所述累加值存储在所述累加寄存器中。

2.根据权利要求1所述的电路装置，其特征在于，所述电路装置还包括：

第二转换电路，其被配置为将来自所述累加寄存器的定点输出转换为浮点输出；

共享指数寄存器，其被配置为存储第一共享指数和第二共享指数；和

指数恢复电路，其被配置为基于所述第一共享指数、所述第二共享指数和所述浮点输出的指数将所述浮点输出的指数更新为扩展指数。

3.根据权利要求1或2所述的电路装置，其特征在于，所述电路装置还包括第二转换电路，所述第二转换电路耦接到所述累加寄存器的输出端，所述第二转换电路被配置为将来自所述累加寄存器的定点值转换为浮点值。

4.根据权利要求1-3中的任一项所述的电路装置，其特征在于，所述电路装置还包括：

所述指数加法器电路的多个实例；

所述尾数乘法器电路的多个实例；

所述第一转换电路的多个实例；并且

其中，所述累加器电路耦接到所述第一转换电路的多个实例，并且包括单指令多数据加法器电路，所述单指令多数据加法器电路被配置为将来自多个第一转换电路中的第一对第一转换电路的第一对操作数相加，同时并行地将来自所述多个第一转换电路中的第二对第一转换电路的第二对操作数相加。

5.根据权利要求1-4中的任一项所述的电路装置，其特征在于，所述电路装置还包括神经网络，所述神经网络包括乘法和累加MAC电路的阵列，其中每个MAC电路包括所述指数加法器电路、所述尾数乘法器电路、所述第一转换电路、所述累加寄存器、和所述累加器电路的各自实例。

6.一种方法，其特征在于，所述方法包括：

将第一共享指数和第二共享指数分别存储在第一共享指数寄存器和第二共享指数寄存器中；

将第一指数和第二指数相加并产生输出指数；

将第一尾数与第二尾数相乘并产生输出尾数；

将累加寄存器的内容和基于所述输出指数和所述输出尾数的值相加为累加值；

将所述累加值存储在所述累加寄存器中；和

基于所述第一共享指数、所述第二共享指数和所述累加值的指数，将所述累加值的指数更新为扩展指数。

7.根据权利要求6所述的方法，其特征在于，所述方法还包括：

由操作数格式化电路将两个或更多个浮点被乘数组合成多被乘数操作数；

由所述操作数格式化电路将两个或更多个浮点乘数组合成多乘数操作数；

其中，所述相乘包括将所述多被乘数操作数与所述多乘数操作数相乘，并输出具有四个或更多个尾数乘积的值；

通过指数加法器电路的四个或更多个实例中的每个实例，将所述两个或更多个浮点被乘数中的一个浮点被乘数的指数和所述两个或更多个浮点乘数中一个浮点乘数的指数相加，并产生输出指数；

通过第一转换电路的四个或更多个实例中的每个实例，将所述输出指数以及所述尾数乘积中的一个尾数乘积转换成定点数；

通过累加器电路的四个或更多个实例，将累加器寄存器的四个或更多个实例中的一个实例的内容和所述定点数相加为累加值，并将所述累加值存储在所述累加寄存器的实例中的一个实例中；

通过第二转换电路的四个或更多个实例，将来自所述累加寄存器的实例中的一个实例的定点输出转换为浮点输出；和

通过指数恢复电路的四个或更多个实例，基于所述第一共享指数、所述第二共享指数和所述浮点输出的指数，将来自所述第二转换电路实例中的一个实例的所述浮点输出的指数更新为扩展指数。