[发明专利]低寄生电容射频晶体管

说明书

用于具有低寄生电容的晶体管的结构和制造方法，所述晶体管包括绝缘低介电常数第一处理晶片或第二处理晶片。在一个实施方式中，替代常规设计的硅衬底，使用单层转移技术来靠近SOI晶体管的金属互连层/金属层堆叠定位绝缘LDC处理晶片。在另一实施方式中，使用双层转移技术来利用绝缘LDC衬底替代现有技术结构的硅衬底。在一些实施方式中，绝缘LDC处理晶片包括至少一个空气腔，所述至少一个空气腔降低了围绕RF FET的材料的有效介电常数。绝缘LDC处理晶片减少了插入损耗和非线性度，增加了隔离度，提供了堆叠晶体管的更理想的分电压，由于较低的耦合损耗而实现了更高的Q因子，并且另外减轻了各种寄生效应。

相关申请的交叉引用——优先权的要求

本申请要求于2019年1月9日提交的题为“Low Parasitic Capacitance RFTransistors”的美国专利申请第16/243,947号的优先权，该美国专利申请第16/243,947号要求于2018年7月31日提交的同样题为“Low Parasitic Capacitance RF Transistors”的美国临时专利申请第62/712,845号的优先权，上述两者的全部内容通过引用整体并入本文。

本发明可以与下述专利申请有关，这些专利申请全部转让给本发明的受让人，这些专利申请的全部内容通过引用并入本文：

·2018年3月13日提交的题为“Semiconductor-on-Insulator Transistor withImproved Breakdown Characteristics”的美国专利申请序列第15/920,321号；

·2018年7月19日提交的题为“Thermal Extraction of Single Layer TransferIntegrated Circuits”的美国专利申请序列第16/040,295号；

·2018年7月19日提交的题为“SLT Integrated Circuit Capacitor Structureand Methods”的美国专利申请序列第16/040,390号。

背景技术

(1)技术领域

本发明涉及电子集成电路，并且更具体地，涉及具有利用绝缘体上半导体技术制造的晶体管的电子集成电路。

(2)背景技术

几乎所有现代电子产品——包括膝上型计算机、移动电话和电动汽车——都将互补金属氧化物半导体(CMOS)场效应晶体管(FET)集成电路(IC)用作开关器件，特别是用于射频(RF)信号的切换。在许多情况下，CMOS IC使用绝缘体上半导体工艺例如绝缘体上硅(SOI)或绝缘体上锗来制造。其中电绝缘体为氧化铝(即蓝宝石)的SOI晶体管也称为蓝宝石上硅或“SOS”器件。CMOS SOI FET电路通常包括n型SOI FET和p型SOI FET。

图1是在形成在硅衬底104上的通常为二氧化硅SiO₂的埋入氧化物(BOX)层102上制造的现有技术n型SOI FET 100的截面图。FET结构包括在BOX层102上的硅有源层106中和/或在BOX层102上的硅有源层106上通过相反掺杂(用于所谓的增强型FET)的主体来与掺杂漏极D间隔开的掺杂源极S。由绝缘体108(例如氧化物)间隔开的导电栅极(通常为金属或多晶硅)限定了主体。如本领域中已知的，通常在源极区域、漏极区域和栅极区域上方形成硅化物层(未示出)，并且在FET结构上方通常形成一个或更多个金属互连层(未示出)和一个或更多个绝缘介电材料(ILD)层110(例如氧化物或氮化物)以及钝化层(图1中未示出，但是参见图4)，以提供电路连接、绝缘和环境保护。可以以已知方式通过注入、扩散和/或沉积来形成FET结构的各种层。如本领域中已知的，p型SOI FET具有类似的结构，但是具有不同的掺杂剂。