[发明专利]编程具有擦除栅的分裂栅闪存存储器单元的方法

说明书

本发明公开了一种具有存储器单元和控制电路的存储器设备。存储器单元包括形成在半导体衬底中的源极区和漏极区，其中沟道区在源极区和漏极区之间延伸。浮栅设置在沟道区的第一部分上方，以用于控制其电导率。选择栅设置在沟道区的第二部分上方，以用于控制其电导率。控制栅设置在浮栅上方。擦除栅设置在源极区上方并且与浮栅相邻。控制电路被配置为通过将负电压施加到擦除栅以使得电子从擦除栅隧穿到浮栅来执行编程操作，以及通过将正电压施加到擦除栅以使得电子从浮栅隧穿到擦除栅来执行擦除操作。

本申请要求于2018年8月23日提交的美国临时申请号62/722,107和于2018年12月4日提交的美国专利申请号16/209,515的权益。

技术领域

本发明涉及非易失性存储器阵列。

背景技术

分裂栅非易失性存储器单元和此类单元阵列是熟知的。例如，美国专利5,029,130(“所述’130专利”)公开了一种分裂栅非易失性存储器单元阵列，并且出于所有目的将该专利以引用方式并入本文。存储器单元在图1中示出。每个存储器单元10包括形成在半导体衬底12中的源极区14和漏极区16，其间具有沟道区18。浮栅20形成在沟道区18的第一部分上方并与其绝缘(并控制其电导率)，并且形成在漏极区16的一部分上方。控制栅22具有第一部分22a和第二部分22b，该第一部分设置在沟道区18的第二部分上方并与其绝缘(并且控制其电导率)，该第二部分沿着浮栅20向上并且在浮栅上方延伸。浮栅20和控制栅22通过栅极氧化物26与衬底12绝缘。存储器单元被称为分裂栅，因为两个不同的栅极(浮栅20和控制栅22)分别控制同一沟道区18的两个不同部分的电导率。因此，只有在通过浮栅和控制栅20/22接通沟道区18的两个部分的时候，该沟道区才能在源极区和漏极区14/16之间传导电流。

通过将高的正电压置于控制栅22上来擦除存储器单元(其中从浮栅去除电子)，这导致浮栅20上的电子经由福勒-诺德海姆隧穿的熟知的技术来从浮栅20通过中间绝缘物24遂穿到控制栅22。电子从一个导电栅极通过中间绝缘物隧穿到另一个导电栅极是熟知的，并且不再进一步描述。

通过将正电压置于控制栅22上以及将正电压置于漏极16上来编程存储器单元(其中将电子置于浮栅20上)。通过控制栅22上的正电压来接通沟道区18的在控制栅22下方的部分(使其导电)。通过电容耦合到浮栅20的控制栅22和漏极区16上的正电压来接通沟道区18的在浮栅20下方的部分(使其导电)。电子电流将从源极14开始朝向沟道区18的在控制栅22下方的部分中的漏极16流动。当电子到达控制栅22和浮栅20之间的间隙时，电子将加速并且变热。由于来自浮栅20的静电引力，一些加热的电子将通过栅极氧化物26注入并到达浮栅20上。该编程技术被熟知为热电子注入，并且通常尤其用于分裂栅存储器单元。

通过将正的读取电压置于漏极区16和控制栅22上(这接通沟道区18的在控制栅22下方的部分)来读取存储器单元10。如果浮栅20带正电(即，电子被擦除)，则也接通沟道区的在浮栅20下方的部分(由于正电压到浮栅20的电容耦合)，并且电流将流过沟道区18，该沟道区被感测为擦除状态或“1”状态。如果浮栅20带负电(即，利用电子进行了编程)，则大部分或完全关断沟道区的在浮栅20下方的部分(因为正电压的电容耦合不能克服浮栅20上的负电荷)，并且电流将不会(或者有很少的电流)流过沟道区18，该沟道区被感测为编程状态或“0”状态。本领域的技术人员理解，术语源极和漏极可以是可互换的，其中浮栅20可部分地延伸到源极14而不是漏极16上方，如图2所示。

具有多于两个栅极的分裂栅存储器单元也是已知的。例如，以引用方式并入本文的美国专利8,711,636(“所述’636专利”)公开了一种具有设置在源极区上方并与其绝缘的附加耦合栅的分裂栅存储器单元，以更好地电容耦合到浮栅。参见例如图3，其示出了具有设置在源极区14上方的耦合栅24的分裂栅存储器单元。