[发明专利]3D NAND蚀刻

说明书

描述了蚀刻膜堆叠以形成具有均匀宽度的间隙的方法。通过硬掩模蚀刻膜堆叠。在间隙中沉积保形的衬垫。衬垫的底部被移除。相对于衬垫选择性地蚀刻膜堆叠。移除衬垫。方法可被重复到预定深度。

技术领域

本公开的实施例总体上涉及用于在半导体装置中形成间隙或特征的蚀刻方法。更具体地，本公开的实施例涉及用于在三维半导体装置中形成字线的蚀刻方法。

背景技术

半导体和电子处理工业继续争取更大的产量，同时增加沉积在具有更大表面积的基板上的层的均匀性。与新材料组合的这些相同因素还提供了每基板面积的更高的电路集成度。随着电路集成度的提高，对关于层厚度的更大均匀性和工艺控制的需求也在增加。结果，已经开发了各种技术以成本有效的方式在基板上沉积和蚀刻层，同时保持对层的物理和化学特性的控制。

V-NAND或3D-NAND结构被使用在闪存应用中。V-NAND装置是垂直堆叠的NAND结构，具有以块为单位排列的大量单元。在字线形成之前，基板是层状氧化物堆叠。内存串形成在垂直穿过层状氧化物堆叠的间隙或狭缝中。

通常，3D NAND结构的形成需要在膜堆叠内蚀刻笔直的轮廓。然而，当前的蚀刻工艺(特别是对于较厚的膜堆叠)损坏蚀刻间隙的侧壁，从而提供在膜堆叠的中间弯曲的侧壁。这些间隙不具有均匀的厚度，并且在稍后用导电材料填充间隙时可能提供变化的电阻。

由于蚀刻工艺的负载效应，形成具有均匀厚度的间隙是具有挑战性的。在厚堆叠的蚀刻期间，当前的蚀刻工艺经常损坏间隙的侧壁，导致在堆叠的顶部处的间隙厚度比在中间或底部处的间隙厚度不均匀。随着氧化物堆叠层的增加，这种差异通常变得更加明显。

因此，本领域存在对用于在三维结构化装置中形成具有均匀厚度的字线间隙的方法的需求。

发明内容

本公开的一个或多个实施例涉及一种蚀刻膜堆叠的方法。方法包含：提供基板，基板具有形成在其上的第一厚度的膜堆叠。将膜堆叠蚀刻到第二厚度的深度，以形成具有侧壁和底部的具有基本上均匀宽度的间隙。第二厚度小于第一厚度。将衬垫沉积在间隙的侧壁和底部上。从间隙的底部蚀刻衬垫。将膜堆叠相对于衬垫选择性地蚀刻到第三厚度的深度，以延伸间隙的深度。将衬垫移除。

本公开的另外的实施例还涉及一种蚀刻膜堆叠的方法。方法包含：提供基板，基板具有形成在其上的第一厚度的膜堆叠。膜堆叠包含氧化物和氮化物的交替层。在膜堆叠上形成图案化的硬掩模。通过硬掩模将膜堆叠蚀刻到第二厚度的深度，以形成具有侧壁和底部的具有基本上均匀宽度的间隙。第二厚度小于第一厚度。通过原子层沉积在间隙的侧壁和底部上沉积保形的衬垫。保形的衬垫包含硼。从间隙的底部蚀刻衬垫。将膜堆叠相对于衬垫选择性地蚀刻到第三厚度的深度，以延伸间隙的深度。在氧化气氛下执行基板的退火以移除衬垫。

本公开的进一步的实施例涉及一种蚀刻膜堆叠的方法。方法包含：提供基板，基板具有形成在其上的膜堆叠，膜堆叠具有在约3000nm至约7000nm的范围中的第一厚度。膜堆叠包含氧化物和氮化物的交替层。在膜堆叠上形成图案化的硬掩模，图案化的硬掩模具有暴露膜堆叠的开口。开口具有在约1nm至约100nm的范围中的宽度。通过硬掩模将膜堆叠蚀刻到第二厚度的深度，以形成具有侧壁和底部的具有基本上均匀宽度的间隙。第二厚度小于第一厚度。通过原子层沉积在间隙的侧壁和底部上沉积基本上保形的衬垫。保形的衬垫包含硼和碳。从间隙的底部蚀刻衬垫。将膜堆叠相对于衬垫选择性地蚀刻到第三厚度的深度，以延伸间隙的深度。通过包含在大于或等于约500℃的温度的蒸汽气氛下的退火和在约300℃至约400℃的范围中的温度下的氧等离子体灰化的工艺来移除衬垫。

附图说明

为了能够详细地理解本公开的上述特征的方式，可通过参考实施例获得上面简要概述的本公开的更具体的描述，其中一些实施例在附图中示出。然而，应注意附图仅示出了本公开的典型实施例，并且因此不应认为是对其范围的限制，因为本公开可允许其他等效的实施例。在本文中描述的实施例在附图的各图中通过示例的方式而非限制的方式示出，其中相同的附图标记表示类似的要素。