[发明专利]D型触发器电路

说明书

D型触发器电路(1)为向一般的D型触发器电路具有的pMOS晶体管(p1)～(p7)、(p11)～(p15)和nMOS晶体管(n1)～(n7)、(n11～(n15)追加了pMOS晶体管(p8)和nMOS晶体管(n8)的结构。

技术领域

本发明涉及一种D型触发器电路，尤其涉及一种提高了对软错误的耐性的D型触发器电路。

背景技术

集成电路(LSI)通过微细化和高集成化来提高性能，由此，能够在计算机的性能提高并且微细化进步这样的周期上前行。然而，伴随着工艺的微细化，以软错误为代表的短暂性的错误增加。软错误是在暴露于严酷的宇宙射线的宇宙空间中所使用的集成电路的问题，近年来在地面上也需要软错误的对策。软错误是指由于辐射线通过或碰撞集成电路生成电子空穴对，存储器的保持值、触发器的逻辑值暂时反转的错误。

软错误的发生原理示于图14。当中子束与衬底的Si原子碰撞时，产生二次离子。当α射线、重离子、二次离子通过扩散层的附近时，扩散、耗尽层的电场引起的漂移导致电子或空穴聚集在扩散层。该电子或空穴导致漏极的电位变化从而输出反转。

如图15和图16所示，当辐射线通过构成锁存器电路的晶体管时，由辐射线的电离作用产生的电荷导致晶体管的输出的高(高电平)和低(低电平)暂时反转。当该晶体管的输出在反转了的状态下稳定时，电路出现故障。

因此，对于需要高可靠性的医疗设备、飞机和汽车或者电路规模大的服务器、超级计算机等所使用的集成电路，应对软错误的对策变得尤其必要。此外，近年来伴随着集成电路的微细化的集成化、电源电位的降低导致软错误的影响正在显现。对以后的集成电路来说，软错误的对策是不可缺少的。

作为软错误对策，可考虑在电路级中应对的方法和在构成电路的器件级中应对的方法。

作为在电路级中的对策，能够举出利用将存储元件(触发器电路)多路复用的结构的对策。

图17示出将触发器(FF)电路三模化、将多数表决电路与各个触发器电路的输出连接了的TMRFF(Triple Modular Redundancy Flip Flop，三模冗余触发器)。在TMRFF中，即使三个触发器电路之中一个由于软错误导致输出的高和低反转，如果其他两个保持正确的输出的值，则多数表决电路根据多数表决输出正确的信号。像这样，通过将触发器电路多模化，对软错误的耐性变强。然而，由于将触发器电路三模化，所以与一般的D型触发器电路相比，TMRFF的电路面积、延迟时间和耗电分别增加到5.2倍、1.5倍和3.2倍左右。

像这样，在电路级中的对策虽然可靠性变高，但是存在面积、延迟时间和耗电的开销大这样的问题。

与此相对，作为在器件级中的对策，能够举出利用在硅衬底和晶体管(表面硅)之间设置绝缘物的层的所谓FD-SOI(Fully Depleted Silicon On Insulator，全耗尽绝缘体上硅)结构的对策。

如图18所示，在FD-SOI结构中，在硅衬底和晶体管之间设置被称作BOX(BuriedOxide，隐埋氧化物)层的绝缘层。作为BOX层，主要可使用SiO₂。由此，由于能够以BOX层抑制电荷向漏极的收集，所以与体结构(Bulk Structure)相比对软错误的耐性提高到50～100倍左右。

然而，即使是FD-SOI结构，也存在寄生双极效应导致的软错误的问题。具体地，如图19所示，在nMOS晶体管的情况下，当利用残留在衬底的空穴的寄生双极晶体管变为ON时，电荷被漏极收集，保持值反转。

因此，为了充分的软错误对策，需要将利用FD-SOI结构的在器件级中的对策和在电路级中的对策组合。