[发明专利]用于张量数据的存储器布置

权利要求书

1.一种电路布置，其特征在于，所述电路布置包括：

多个RAM电路，所述每个RAM电路包括至少一个读取端口和至少一个写入端口；

存储器控制器，所述存储器控制器被配置为访问布置在所述多个RAM电路中的多个张量缓冲器的组中的张量数据，所述存储器控制器通过共享的读取地址总线和共享的读取使能信号线耦接到所述多个RAM电路中的每一个RAM电路的至少一个读取端口，并通过共享的写入地址总线和多个写入使能信号线的相应子集耦接到所述多个RAM电路中的每一个RAM电路的至少一个写入端口，其中所述存储器控制器还被配置为生成读取用于在不同时间访问所述多个RAM电路的张量缓冲器中的多个不同的张量缓冲器的读取地址、读取使能信号、写入地址和写入使能信号；以及

处理电路阵列，所述处理电路阵列包括多行和多列处理电路，其中所述处理电路的行的多个子集中的每个子集通过读取数据总线耦接到所述RAM电路中对应的一个RAM电路的所述至少一个读取端口，并且所述处理电路的最后一行通过写入数据总线耦接到所述多个RAM电路的每一个RAM电路的所述至少一个写入端口，其中：

所述处理电路阵列被配置为对所述张量数据执行张量运算；以及

所述处理电路阵列中的每一行中的所述处理电路被耦接以输入相同的张量数据。

2.根据权利要求1所述的电路布置，其特征在于，所述张量缓冲器包括模块间张量缓冲器和模块内张量缓冲器，并且每个组包括至少一个模块间张量缓冲器和至少一个模块内张量缓冲器。

3.根据权利要求1所述的电路布置，其特征在于：

所述至少一个读取端口包括第一读取端口和第二读取端口，所述至少一个写入端口包括第一写入端口和第二写入端口；以及

所述存储器控制器还被配置为：

生成地址和读取使能信号，所述地址和读取使能信号通过所述第一读取端口寻址所述张量缓冲器的第一子集，

生成地址和读取使能信号，所述地址和读取使能信号通过所述第二读取端口寻址所述张量缓冲器的第二子集，

生成地址和写入使能信号，所述地址和写入使能信号通过所述第一写入端口寻址所述张量缓冲器的第三子集，以及

生成地址和写入使能信号，所述地址和写入使能信号通过所述第二写入端口寻址所述张量缓冲器的第四子集。

4.根据权利要求1所述的电路布置，其特征在于，所述张量缓冲器包括模块间张量缓冲器和模块内张量缓冲器，并且每个组包括至少一个模块间张量缓冲器和至少一个模块内张量缓冲器，并且所述存储器控制器还被配置为：

将来自于另一处理电路阵列的数据交替地使能写入所述张量缓冲器的模块间张量缓冲器X0和X1；以及

由所述处理电路阵列交替地使能从所述张量缓冲器X0和X1读取数据。

5.根据权利要求1所述的电路布置，其特征在于，所述张量缓冲器包括模块间张量缓冲器和模块内张量缓冲器，并且每个组包括至少一个模块间张量缓冲器和至少一个模块内张量缓冲器，并且所述存储器控制器还被配置为：

交替地使能写入数据到所述张量缓冲器的模块内张量缓冲器B0和B1；以及

交替地使能由所述处理电路阵列从所述张量缓冲器B0和B1读取数据。

6.根据权利要求5所述的电路布置，其特征在于，所述存储器控制器还被配置为：

交替地使能写入数据到所述张量缓冲器的模块内张量缓冲器B2和B3；以及

交替地使能由所述处理电路阵列从所述张量缓冲器B2和B3读取数据。