[发明专利]多层配线的形成方法和存储介质在审

申请号：	201980009315.3	申请日：	2019-01-23
公开（公告）号：	CN111630654A	公开（公告）日：	2020-09-04
发明（设计）人：	田中崇;岩下光秋	申请（专利权）人：	东京毅力科创株式会社
主分类号：	H01L21/768	分类号：	H01L21/768;C23C18/18;H01L23/522
代理公司：	北京尚诚知识产权代理有限公司 11322	代理人：	龙淳;常殿国
地址：	日本***	国省代码：	暂无信息
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摘要：
搜索关键词：	多层形成方法存储介质
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【说明书】：

实施方式的多层配线的形成方法是埋入型的多层配线的形成方法，其包括：在通孔(70)中配线(50)露出的底面(73)形成单分子膜(80)的工序，其中该通孔(70)在设置于基片的配线(50)上的绝缘膜(60)的规定的位置形成并贯通至配线(50)；在通孔(70)的侧面(72)形成阻挡膜(81)的工序；除去单分子膜(80)的工序；将露出于通孔(70)的底面(73)的配线(50)作为催化剂，从通孔(70)的底面(73)起形成无电解镀膜(82)的工序。

技术领域

本发明的实施方式涉及多层配线的形成方法和存储介质。

背景技术

一直以来，作为在当做基片(基板)的半导体晶片(以下，称为晶片。)形成多层配线的方法，已知有在设置于配线上的绝缘膜形成的通孔的内面层叠阻挡层和种子层，然后实施电解镀敷处理以填埋通孔的内部的方法(例如，参照专利文献1)。

现有技术文献

专利文献

专利文献1：日本特开2013-194306号公报

发明内容

发明要解决的技术问题

然而，在现有的多层配线的形成方法中，在通孔的深宽比高的情况下，阻挡层和种子层相对于通孔的比例变高而通孔变得细长，因此在电解镀敷处理中难以良好地填埋通孔的底部附近。由此，在通孔的底部附近等可能形成空隙(void)、裂缝(seam)等不良部位，所以存在半导体装置的可靠性降低的可能性。

实施方式的一方式是鉴于上述情况完成的，其目的在于，提供能够在深宽比高的通孔的底部附近形成良好的金属配线的多层配线的形成方法和存储介质。

用于解决技术问题的技术手段

实施方式的一方式的多层配线的形成方法是埋入型的多层配线的形成方法，其包括：在通孔中上述配线露出的底面形成单分子膜的工序，其中上述通孔在设置于基片的配线上的绝缘膜的规定的位置形成并贯通至上述配线；在上述通孔的侧面形成阻挡膜的工序；除去上述单分子膜的工序；和将露出于上述通孔的底面的上述配线作为催化剂，从上述通孔的底面起形成无电解镀膜的工序。

发明效果

依照实施方式的一方式，能够在深宽比高的通孔的底部附近形成良好的金属配线。

附图说明

图1是表示实施方式的多层配线形成系统的概要结构的示意图。

图2是表示实施方式的无电解镀敷处理单元的结构的截面图。

图3是表示实施方式的电解镀敷处理单元的结构的截面图。

图4A是用于说明实施方式的多层配线的形成处理的示意图(1)。

图4B是用于说明实施方式的多层配线的形成处理的示意图(2)。

图4C是用于说明实施方式的多层配线的形成处理的示意图(3)。

图4D是用于说明实施方式的多层配线的形成处理的示意图(4)。

图4E是用于说明实施方式的多层配线的形成处理的示意图(5)。

图4F是用于说明实施方式的多层配线的形成处理的示意图(6)。