[发明专利]包含无缝单向金属层填充物的三维多级器件及其制造方法

说明书

一种单元层堆叠的竖直重复体在衬底上方形成，单元层堆叠包括绝缘层、牺牲材料层和成核促进剂层。存储器堆叠结构穿过竖直重复体形成。存储器堆叠结构中的每个包括存储器膜和竖直半导体沟道。通过在竖直重复体内相对于绝缘层和成核促进剂层选择性地移除牺牲材料层来形成背侧凹陷部。通过使金属材料从成核促进剂层的物理暴露的表面选择性地生长同时抑制金属材料从绝缘层的物理暴露的表面生长来在背侧凹陷部中形成导电层。

相关申请

本申请要求提交于2018年11月8日的美国非临时专利申请序列号16/183,920的优先权的权益，该美国非临时专利申请的全部内容以引用的方式并入本文。

技术领域

本公开整体涉及半导体器件领域，并且具体地讲，涉及具有通过无缝单向金属层填充工艺形成的导电层的三维存储器器件及其制造方法。

背景技术

每个单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“Novel UltraHigh Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开。

发明内容

根据本公开的一个方面，提供一种三维存储器器件，包括：单元层堆叠的竖直重复体，所述竖直重复体位于衬底上方，所述单元层堆叠包括绝缘层、导电层和成核促进剂层；以及存储器堆叠结构，所述存储器堆叠结构延伸穿过所述竖直重复体，其中所述存储器堆叠结构中的每个包括存储器膜和竖直半导体沟道。

根据本公开的另一方面，提供一种形成三维存储器器件的方法，其包括：在衬底上方形成单元层堆叠的竖直重复体，所述单元层堆叠包括绝缘层、牺牲材料层和成核促进剂层；穿过所述竖直重复体形成存储器堆叠结构，其中所述存储器堆叠结构中的每个包括存储器膜和竖直半导体沟道；通过在所述竖直重复体内相对于所述绝缘层和所述成核促进剂层选择性地移除所述牺牲材料层来形成背侧凹陷部；以及通过使金属材料从所述成核促进剂层的物理暴露的表面选择性地生长同时抑制所述金属材料从所述绝缘层的物理暴露的表面生长来在所述背侧凹陷部中形成导电层。

附图说明

图1是根据本公开的实施方案的在形成至少一个外围器件、半导体材料层以及栅极介电层之后的示例性结构的示意性竖直剖面图。

图2是根据本公开的实施方案的在形成单元层堆叠的竖直重复体之后的示例性结构的示意性竖直剖面图，该单元层堆叠包括绝缘层、牺牲材料层和成核促进剂层。

图3是根据本公开的实施方案的在形成阶梯式平台和后向阶梯式电介质材料部分之后的示例性结构的示意性竖直剖面图。

图4A是根据本公开的实施方案的在形成存储器开口和支撑开口之后的示例性结构的示意性竖直剖面图。

图4B是图4A的示例性结构的俯视图。竖直平面A-A’为图4A的剖面的平面。

图5A至图5H是根据本公开的实施方案的在存储器堆叠结构、任选的介电核心和漏极区形成于其中期间位于示例性结构内的存储器开口的顺序示意性竖直剖面图。

图6是根据本公开的实施方案的在形成存储器堆叠结构和支撑柱结构之后的示例性结构的示意性竖直剖面图。

图7A是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的示意性竖直剖面图。

图7B是图7A的示例性结构的局部透视俯视图。竖直平面A-A’为图7A的示意性竖直剖面图的平面。

图8A是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的示意性竖直剖面图。

图8B是图8A的示例性结构的区的放大视图。