[发明专利]具有氢阻挡层的三维存储设备及其制造方法

说明书

公开了具有氢阻挡层的三维(3D)存储设备及其制造方法的实施例。在一个示例中，一种3D存储设备包括：衬底；存储叠层，其包括在衬底上方交错的导电层和电介质层；NAND存储串的阵列，每个NAND存储串垂直延伸穿过存储叠层；多个逻辑处理兼容器件，其在NAND存储串的阵列上方；半导体层，其在逻辑处理兼容器件上方并与所述逻辑处理兼容器件接触；焊盘引出互连层，其在半导体层上方；以及氢阻挡层，其垂直位于半导体层与焊盘引出互连层之间，并被配置为阻挡氢排出。

技术领域

本公开内容的实施例涉及三维(3D)存储设备及其制造方法。

背景技术

通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。

3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制进出存储器阵列的信号的外围设备。

发明内容

本文公开了具有氢阻挡层的3D存储设备及其制造方法的实施例。

在一个示例中，一种3D存储设备包括：衬底；存储叠层，其包括在衬底上方交错的导电层和电介质层；NAND存储串的阵列，每个NAND存储串垂直延伸穿过存储叠层；多个逻辑处理兼容器件(logic process-compatible device)，其在NAND存储串的阵列上方；半导体层，其在逻辑处理兼容器件上方并与所述逻辑处理兼容器件接触；焊盘引出(pad-out)互连层，其在半导体层上方；以及氢阻挡层，其垂直位于半导体层与焊盘引出互连层之间，并被配置为阻挡氢排出(outgassing)。

在另一个示例中，一种3D存储设备包括：衬底；第一氢阻挡层，其在衬底上方；多个逻辑处理兼容器件，其在第一氢阻挡层上方；半导体层，其在逻辑处理兼容器件上方并与所述逻辑处理兼容器件接触；第二氢阻挡层，其在半导体层上方；以及焊盘引出互连层，其在第二氢阻挡层上方。第一氢阻挡层和第二氢阻挡层被配置为在3D存储设备的制造期间阻挡氢从逻辑处理兼容器件排出。

在又一示例中，公开了一种用于形成3D存储设备的方法。形成各自在第一衬底上方垂直延伸的NAND存储串的阵列。在第二衬底上形成多个逻辑处理兼容器件。将第一衬底和第二衬底以面对面的方式键合。在键合后，逻辑处理兼容器件位于NAND存储串的阵列上方。将第二衬底减薄以形成在逻辑处理兼容器件上方并与所述逻辑处理兼容器件接触的半导体层。

附图说明

并入本文并形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够作出和使用本公开内容。

图1A示出了根据一些实施例的具有氢阻挡层的示例性3D存储设备的横截面的示意图。

图1B示出了根据一些实施例的具有两个氢阻挡层的示例性3D存储设备的横截面的示意图。

图2A示出了根据一些实施例的具有氢阻挡层的示例性3D存储设备的示意性平面图。

图2B示出了根据一些实施例的具有两个氢阻挡层的示例性3D存储设备的示意性平面图。

图3A和3B示出了根据一些实施例的用于形成具有逻辑处理兼容器件的示例性半导体结构的制造过程。

图4A和图4B示出了根据一些实施例的用于形成具有3D NAND存储串的示例性半导体结构的制造过程。

图5A-5D示出了根据一些实施例的用于形成具有氢阻挡层的示例性3D存储设备的制造过程。

图6是根据一些实施例的用于形成具有氢阻挡层的3D存储设备的示例性方法的流程图。