[发明专利]用于静电放电(ESD)保护的低电容和高保持电压瞬态电压抑制器(TVS)器件

说明书

一种无阱的瞬态电压抑制器(TVS)硅控整流器(SCR)，其P+阳极区不在N阱中。P+阳极区20被表面附近的N+隔离区围绕，并且下面的深N+区形成在p‑衬底中。N+阴极区形成在p‑衬底中。深N+区的掺杂为5x10¹⁸至5x10¹⁹/cm³，相比之下，典型N阱的掺杂为1x10¹⁶/cm³，或者p‑衬底的掺杂为1x10¹³至1x10¹⁵/cm³。深N+区中的高掺杂导致复合电流，其可以分流一半阳极电流。由于深N+区比N阱浅得多，因此侧壁电容大大减小，允许更高速的应用。

技术领域

本发明涉及静电放电(Electro-Static-Discharge，ESD)保护电路，更具体地涉及低电容和高保持电压二极管。

背景技术

多种不同集成电路(IC)容易受到静电放电(ESD)脉冲的损坏和故障。工厂中发生的ESD故障会导致产量降低。当最终用户触摸设备时，也可能发生ESD故障。

各种ESD保护结构已被放置在IC的输入、输出、或双向I/O引脚附近。许多这种保护结构都使用无源器件，如串联电阻、二极管和厚氧化物晶体管。其他ESD结构使用有源晶体管来安全地分流ESD电流。

随着制造能力的提高和器件尺寸的缩小，在正常工作期间，较低的电压被施加给晶体管。这些较小晶体管更容易有过电压故障，但可以在较低的电源电压下工作，从而消耗更少功率并产生更少热量。

这些较小晶体管通常放置在IC的内“核”中，而栅长大于最小值的较大晶体管会放置在核心周围的外围器件里。ESD保护结构则放置在使用这些较大晶体管的外围器件里。

核心晶体管的较薄栅极氧化物，可以被施加到微小核心器件上的较小电容耦合电流引致短路，从而衬底结熔化。来自人或机器的静电就能产生这种破坏性电流，其仅被外围的输入保护电路部分阻挡。

图1显示具有几个ESD保护钳的芯片。核心电路250包含核心晶体管 322、324，核心晶体管322、324有较小的沟道长度，可能被相当低电压的电流损坏。核心电路250接收电源电压VDD，如1.8伏、1.2伏、或一些其他值。核心电路250中可能有数千个核心晶体管。

可以在每个I/O焊盘上通过电源钳326提供保护，防止ESD脉冲的伤害。电源钳326连接在VDD和地(VSS)之间，并将电源轨之间的ESD 脉冲分流。

在不同的焊盘和核心电路250之间可能会发生一些交叉耦合，例如通过衬底和电容。施加到一个I/O焊盘10上的ESD脉冲可以通过这种交叉耦合而耦合到核心电路250中，从而导致核心电路250中的晶体管322、 324的损坏。电源钳326可以从ESD脉冲分流足够的电流以减少这种交叉耦合及防止损坏。施加到I/O引脚的ESD脉冲仍然可以耦合到核心电路250 中，例如通过电源线，但是然后可以激活电源钳326以减少潜在的损坏。

电源钳326也可以因为其他ESD脉冲而开启，例如施加到I/O引脚的 ESD脉冲，此时ESD脉冲通过I/O引脚的ESD保护结构中的二极管分流到内部VDD轨时，导致间接的VDD到VSSESD脉冲。例如，施加到I/O 焊盘10上的ESD脉冲可以使ESD保护器件12导通以传导到VDD。

每个I/O焊盘10和11可以配备有一个或多个ESD保护装置12、16 和14、18，以防止各种可能性。ESD保护装置16接通并将来自I/O焊盘 10的负ESD脉冲放电至地。ESD保护装置18接通并将来自I/O焊盘11 的负ESD脉冲放电至地。同样，ESD保护装置12通过电源钳326接通并将来自I/O焊盘10的正ESD脉冲放电至地。ESD保护装置14通过电源钳 326接通并将来自I/O焊盘11的正ESD脉冲放电至地。