[实用新型]最大池化处理用半导体结构、芯片和最大池化处理用装置

说明书

一种最大池化处理用半导体结构、芯片和最大池化处理用装置，其中，最大池化处理用半导体结构包括：第一基底，所述第一基底包括若干控制区，所述控制区包括平行于所述第一面排布的若干控制模块；与所述第一基底键合的第二基底，所述第二基底包括若干运算区，所述运算区包括平行于所述第三面排布的若干运算模块；与所述第一基底或所述第二基底键合的第三基底，所述第三基底包括若干存储区，所述存储区包括平行于所述第五面排布的若干存储模块。所述最大池化处理用半导体结构能够提高用于最大池化处理的芯片的性能。

技术领域

本实用新型涉及半导体领域，尤其涉及一种最大池化处理用半导体结构、芯片和最大池化处理用装置。

背景技术

如今，人工智能的运用出现在越来越多的领域中，例如自动驾驶、图像识别、医疗诊断、游戏、财务数据分析和搜索引擎等，尤其是神经网络算法的使用越来越广泛。其在图像识别、语音识别、自然语言处理等领域中都得到了良好的应用。但由于神经网络算法的复杂度越来越高，所涉及的数据运算种类和数量不断增大，对芯片的性能提出了更高的要求。

然而，由于现有的芯片中，各种功能模块的电路都在同一晶圆上形成，因此，不仅各功能模块之间的数据传输受到带宽的限制，降低芯片的数据传输速度，从而芯片的运算速度下降，并且，各功能模块的电路共同占用的面积较大，从而芯片的集成度低，因此，现有的芯片性能仍然需要提高。

实用新型内容

本实用新型解决的技术问题是提供一种最大池化处理用半导体结构、芯片和最大池化处理用装置，以提高用于最大池化处理的芯片的性能。

为解决上述技术问题，本实用新型的技术方案提供一种最大池化处理用半导体结构，包括：第一基底，所述第一基底具有相对的第一面和第二面，所述第一基底包括若干控制区，所述控制区包括平行于所述第一面排布的若干控制模块；与所述第一基底键合的第二基底，所述第二基底具有相对的第三面和第四面，所述第一面朝向所述第三面，所述第二基底包括若干运算区，每个所述控制区和一个所述运算区重叠，所述运算区包括平行于所述第三面排布的若干运算模块，在相互重叠的控制区和运算区中，所述控制模块的电路与所述运算模块的电路之间电互连；与所述第一基底或所述第二基底键合的第三基底，所述第三基底具有第五面，若所述第三基底与所述第一基底键合，所述第五面朝向所述第二面，若所述第三基底与所述第二基底键合，所述第五面朝向所述第四面，所述第三基底包括若干存储区，每个所述存储区与一个所述控制区和一个所述运算区重叠，所述存储区包括平行于所述第五面排布的若干存储模块，在相互重叠的存储区、控制区和运算区中，所述存储模块的电路与所述运算模块的电路之间电互连，所述存储模块的电路与所述控制模块的电路之间电互连。

可选的，在相互重叠的控制区和运算区中，每个所述控制模块的电路与一个以上的运算模块的电路电互连。

可选的，在相互重叠的存储区、控制区和运算区中，每个控制模块的电路和1个以上的存储模块的电路电互连，并且，与所述控制模块的电路电互连的所述存储模块的电路还与所述运算模块的电路电互连，且该运算模块的电路与该控制模块的电路之间电互连。

可选的，所述运算模块的电路包括1个以上的比较器。

可选的，所述运算模块的电路还包括1个以上的运算器。

可选的，所述运算器包括加法器、乘法器、除法器和比较器中的一种或多种的组合。

可选的，所述存储模块的电路包括缓存器和寄存器中的一种或全部。

可选的，所述缓存器包括速暂缓存器和神经元缓存器中的一种或全部。

可选的，所述控制模块用于获取并解析最大池化指令，以获取待运算数据、池化核和目标地址；在获取所述待运算数据、池化核和目标地址后，所述控制模块还用于将所述待运算数据、池化核传输至所述运算模块。