[实用新型]一种高电源抑制比的带隙电压源结构

说明书

本实用新型提供一种高电源抑制比的带隙电压源结构，包括产生单元，电源抑制比提高单元以及偏置单元。电源抑制比提高单元利用放大器做钳位以及局部电压反馈来提高电源抑制比。采用电流镜形式的带隙电压源作为基础结构，通过使用放大器电流镜钳位，来解决了传统带隙电压源的由于沟道长度调制效应引起的问题。同时为了提高电源抑制比，将输出端连接到电流镜的电源端，构成一个局部电压反馈，使得电流镜的电源端不直接受电源电压的影响而改变，从而大大提高了传统电流镜形式结构带隙基准电路的电源抑制比。

技术领域

本实用新型涉及集成电路技术领域，特别涉及一种高电源抑制比的带隙电压源结构。

背景技术

带隙基准电路具有低温漂系数，低噪声以及可与标准CMOS工艺兼容等优点被广泛应用于模/数转换、数/模转换、功率放大器、中央处理器以及存储器等各种各样的集成电路系统中。带隙基准电路输出电压的稳定性以及高精度是影响各种应用系统精度的关键因素，随着应用系统精度的提高，对带隙基准电路的温度、电压和工艺的稳定性要求也越来越高。

现代芯片追求集成度越来越高，数模混合电路成为主流。数模混合电路共用同一个电源，由于数字电路的噪声比较大，噪声容易通过寄生电容耦合影响电源电压，再通过电源电压的波动影响到模拟电路的精度，因此模拟电路需要一个高电源抑制比的基准电压源，这有助提高模拟电路的精度。

带隙基准电路的工作原理是利用半导体材料的带隙电压与温度无关的特性，利用双极型晶体管的基极-发射极电压的负温度系数与不同电流密度下两个双极型晶体管基极-发射极电压的差值的正温度系数相互补偿，使输出的电压达到很低的温度漂移。

现有技术中的带隙基准电路的结构如图一所示的电流镜形式的带隙电压源，电流镜形式的带隙电压源结构结构简单，但是由于沟道调制效应的影响，电流镜形式的带隙电压源的电源抑制比会较差，通常只有-40dB～-60dB，这就会导致最终输出的带隙电压不够精确，特别是在短沟通器件中，这种影响更为明显。

实用新型内容

本实用新型的目的在于，提供一种高电源抑制比的带隙电压源结构，解决现有技术中的带隙基准电路电源抑制比低的问题。

为解决上述技术问题，本实用新型提供一种带隙电路，包括产生单元、电源抑制比提高单元、偏置单元电路。所述产生单元包括一个基本电流镜带隙基准电路结构。所述电源抑制比提高单元包括一运算放大器，所述运算放大器包括第一输入端、第二输入端和输出端。所述偏置电路包括一PMOS晶体管。

进一步的，所述的产生单元，包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第一三极管、第二三极管、第一电阻以及第二电阻，第二电阻与第三PMOS管的漏极连接处为基准电压输出端。

进一步的，所述第一PMOS管的栅极连接所述第二PMOS管栅极、第三PMOS管的栅极、第一PMOS晶体管的漏极和所述放大器的第一输出端，源极连接所述放大器的输出端，漏极连接所述运算放大器的第一输入端、第一NMOS管的漏极和第一PMOS管的栅极。

进一步的，所述第二PMOS晶体管的栅极连接所述第一PMOS晶体管和第三 PMOS晶体管的栅极，源极连接所述放大器的输出端，漏极连接所述运算放大器的第二输入端和第二NMOS管的漏极。

进一步的，所述第三PMOS晶体管的栅极连接所述第一PMOS晶体管和第二 PMOS晶体管的栅极，源极连接所述放大器的输出端，漏极连接所述运算放大器的第二电阻。

进一步的，所述第一NMOS晶体管的栅极连接所述第二NMOS晶体管的栅极，源极连接第一电阻，漏极连接所述运算放大器的第一输入端和第一PMOS管的漏极。

进一步的，所述第二NMOS晶体管的栅极连接所述第二NMOS管的漏极和所述运算放大器的第二输入端，源极连接所述第二三极管的源极，漏极连接所述第二PMOS管的漏极。