[实用新型]一种欠采样采集高速信号的系统

说明书

本实用新型公开了一种欠采样采集高速信号的系统，包括MCU，所述MCU内部设有ADC模块、PLL外设和定时器模块，PLL外设产生一个时钟信号驱动定时器模块，同时定时器模块以定时器定时信号作为采样触发的起始信号控制ADC模块开始采样，每经过一个采样周期内，采样时钟的相位均发生改变，本实用新型由于使用单颗SOC芯片即可实现原本需要独立的高速ADC+处理器方案才能实现的功能，从而简化了硬件电路设计，并能节省高速ADC的额外成本。

技术领域

本实用新型涉及信号处理技术领域，具体是一种欠采样采集高速信号的系统。

背景技术

根据奈奎斯特(Nyquist)采样定理，当采样频率(fs.max)大于信号中最高频率(fmax)的2倍时(fs.max2fmax)，采样之后的数字信号完整地保留了原始信号中的信息。基于此定理，在采样高速信号时，需要使用昂贵的高速ADC，即高速ADC的采样频率需大于采样信号的最高频率，这将使器件成本大大提高。本实用新型为使用一颗较高性能的MCU，使用MCU内部的低速ADC外设对高速重频信号进行采样，省去了价格昂贵的高速ADC，从而节省成本，减小系统复杂度。

现有的高速信号采集方法，通常是采用一颗具备高速采样率的AD转换芯片进行采样。或者使用一颗高速采样率的AD转换芯片，价格高昂，且外围电路设计复杂，电路设计需求高，还需要额外的处理器进行控制处理。

实用新型内容

本实用新型的目的在于提供一种欠采样采集高速信号的系统，以解决上述背景技术中提出的问题。

为实现上述目的，本实用新型提供如下技术方案：

一种欠采样采集高速信号的系统，包括MCU，所述MCU内部设有ADC模块、PLL外设和定时器模块，PLL外设产生一个时钟信号驱动定时器模块，同时定时器模块以定时器定时信号作为采样触发的起始信号控制ADC模块开始采样，每经过一个采样周期内，采样时钟的相位均发生改变。

作为本实用新型的进一步方案：所述时钟信号的频率为200MHz。

作为本实用新型的进一步方案：所述ADC模块采样频率5MHz，高速信号频率为50MHz，重复周期为2us。

作为本实用新型的进一步方案：所述ADC模块的采样频率为2MHz。

作为本实用新型的进一步方案：所述ADC采样频率与高速信号频率为整数倍关系。

与现有技术相比，本实用新型的有益效果是：本实用新型由于使用单颗SOC芯片即可实现原本需要独立的高速ADC+处理器方案才能实现的功能，从而简化了硬件电路设计，并能节省高速ADC的额外成本。

附图说明

图1为本实用新型的整体电路原理图。

图2为信号采样的波形示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。