[实用新型]半导体器件及电子装置

说明书

本公开提出一种半导体器件及电子装置，半导体器件包括衬底、两个字线、隔离层、孔槽、位线接触层以及位线导电层。衬底顶部形成有掺杂区，掺杂区的上表面开设有两个相间隔的凹槽，且凹槽贯穿掺杂区和部分衬底。两个字线分别设于两个凹槽的槽底。隔离层设于掺杂区的上表面并填充两个凹槽。孔槽贯穿于隔离层的位于两个凹槽之间的部分及掺杂区的位于两个凹槽之间的部分的上部，且孔槽的槽壁由隔离层的填充于两个凹槽内的部分界定。位线接触层设于孔槽内。位线导电层设于位线接触层上。

技术领域

本公开涉及半导体存储器件技术领域，尤其涉及一种半导体器件及电子装置。

背景技术

在例如DRAM器件(动态随机存取存储器件)的半导体器件中，单个存储单元器件由一个MOS晶体管和一个存储电容组成，其中MOS晶体管的栅极与DRAM器件的字线(WordLine)相连，MOS晶体管的漏、源端与DRAM器件的位线(Digit Line)和存储电容相连。DRAM器件经由其位线对存储电容进行充放电，从而实现存储功能。

如图1所示，图1代表性地示出了一种现有DRAM器件的单个存储单元的截面图。对于该存储单元的位线120，是在掺杂区110上生长一层厚的N型多晶硅接触层121(poly)，随着制程的微缩演进，淀积的N型多晶硅触层121和金属导电层122的截面积变小，使得位线120的阻值变大，进而影响DRAM器件的存储速度。

发明内容

本公开的一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种位线截面积较大，位线电阻较小的半导体器件。

本公开的另一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种具有本公开提出的半导体器件的电子装置。

为实现上述目的，本公开采用如下技术方案：

根据本公开的一个方面，提供一种半导体器件。其中，所述半导体器件包括衬底、两个字线、隔离层、孔槽、位线接触层以及位线导电层。所述衬底顶部形成有掺杂区，所述掺杂区的上表面开设有两个相间隔的凹槽，且所述凹槽贯穿所述掺杂区和部分所述衬底。两个所述字线分别设于两个所述凹槽的槽底。所述隔离层设于所述掺杂区的上表面并填充两个所述凹槽。所述孔槽贯穿于所述隔离层的位于两个所述凹槽之间的部分及所述掺杂区的位于两个所述凹槽之间的部分的上部，且所述孔槽的槽壁由所述隔离层的填充于两个所述凹槽内的部分界定。所述位线接触层设于所述孔槽内。所述位线导电层设于所述位线接触层上。

根据本公开的其中一个实施方式，定义所述掺杂区的位于两个所述凹槽之间的下部剩余部分为掺杂区的中间部。其中，所述掺杂区的中间部的顶部截面呈弧形，而使所述孔槽的截面呈U形。

根据本公开的其中一个实施方式，所述掺杂区的中间部的顶部截面呈圆弧形。

根据本公开的其中一个实施方式，所述孔槽的槽壁扩张至所述隔离层的位于所述凹槽内的部分，而使所述孔槽的两侧槽壁之间的宽度大于所述掺杂区的位于两个所述凹槽之间的部分的剩余部分的宽度。

根据本公开的其中一个实施方式，定义所述掺杂区的位于两个所述凹槽之间的下部剩余部分为掺杂区的中间部。其中，所述孔槽的槽壁扩张至所述隔离层的位于所述凹槽内的部分，且该部分包括所述隔离层的邻接于所述掺杂区的中间部的部分，而使所述孔槽的槽底截面呈“ㄇ”字形。

根据本公开的其中一个实施方式，所述掺杂区的中间部的底部周缘残留有所述隔离层。

根据本公开的其中一个实施方式，所述位线接触层的上表面低于所述隔离层的上表面，且所述位线接触层的上表面高于或等于所述掺杂区的上表面。

根据本公开的其中一个实施方式，所述位线导电层的上表面高于所述隔离层的上表面。

根据本公开的另一个方面，提供一种电子装置。其中，所述电子装置包括本公开提出的且在上述实施方式中所述的半导体器件。