[实用新型]漏电反馈动态D触发器、数据运算单元、芯片、算力板及计算设备

说明书

本实用新型提供一种漏电反馈动态D触发器、数据运算单元、芯片、算力板及计算设备。漏电反馈动态D触发器，包括一输入端，一输出端，一时钟信号端；一第一数据传输单元；一第一数据锁存单元；一第二数据传输单元；一第二数据锁存单元；所述第一数据传输单元、所述第一数据锁存单元、所述第二数据传输单元、所述第二数据锁存单元依次串接在所述输入端和所述输出端之间，所述第一数据传输单元、所述第一数据锁存单元之间具有一节点；其中，还包括一漏电反馈单元，所述漏电反馈单元电性连接在所述节点以及所述输出端之间。可以有效补偿节点的动态漏电流，提高数据的安全性和正确率。

技术领域

本实用新型涉及一种受时钟控制的存储器件，尤其涉及一种在大规模数据运算设备中应用的漏电反馈动态D触发器、数据运算单元、芯片、算力板及计算设备。

背景技术

动态D触发器应用非常广泛，可用做数字信号的寄存。图1为现有动态D触发器的电路结构图。如图1所示，动态D触发器包括串联连接在输入端D及输出端Q之间的传输门101、反相器102、传输门103以及反相器104。传输门101与反相器102之间形成节点S0，传输门103与反相器104之间形成节点S1，数据通过反相器102以及反相器104中晶体管的寄生电容暂存在节点S0和/或节点S1。但是，节点S0容易产生动态漏电，导致所暂存的数据丢失。

因此，如何有效减少漏电反馈动态D触发器的动态漏电实为需要解决的问题。

实用新型内容

本实用新型所要解决的技术问题是提供一种漏电反馈动态D触发器，可以有效补偿节点的动态漏电流，提高数据的安全性和正确率。

为了实现上述目的，本实用新型提供一种漏电反馈动态D触发器，包括一输入端，用于输入一数据；一输出端，用于输出所述数据；一时钟信号端，用于提供时钟信号；一第一数据传输单元，在所述时钟信号控制下传输所述数据；一第一数据锁存单元，用于锁存所述第一数据传输单元传输的数据；一第二数据传输单元，在所述时钟信号控制下传输所述第一数据锁存单元锁存的数据；一第二数据锁存单元，用于锁存所述第二数据传输单元传输的数据；所述第一数据传输单元、所述第一数据锁存单元、所述第二数据传输单元、所述第二数据锁存单元依次串接在所述输入端和所述输出端之间，所述第一数据传输单元、所述第一数据锁存单元之间具有一节点；其中，还包括一漏电反馈单元，所述漏电反馈单元电性连接在所述节点以及所述输出端之间。

上述的漏电反馈动态D触发器，其中，所述漏电反馈单元具有一第一端、一第二端以及一控制端，所述第一端电性连接至所述输出端，所述第二端电性连接至所述节点。

上述的漏电反馈动态D触发器，其中，所述漏电反馈单元包括一PMOS晶体管及一NMOS晶体管，所述PMOS晶体管及所述NMOS晶体管串联连接在所述输出端与所述节点之间。

上述的漏电反馈动态D触发器，其中，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的所述源极端电性连接至所述输出端，所述漏极端电性连接至所述NMOS晶体管的所述漏极端，所述NMOS晶体管的所述源极端电性连接至所述节点。

上述的漏电反馈动态D触发器，其中，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至一地。

上述的漏电反馈动态D触发器，其中，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至所述节点。

上述的漏电反馈动态D触发器，其中，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管的所述源极端电性连接至所述输出端，所述漏极端电性连接至所述PMOS晶体管的所述漏极端，所述PMOS晶体管的所述源极端电性连接至所述节点。

上述的漏电反馈动态D触发器，其中，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至一电源。