[实用新型]SPI通信控制电路及SPI芯片

说明书

本公开涉及一种SPI通信控制电路及SPI芯片，属于数据处理领域，能够实现高速通信。一种SPI通信控制电路，包括内部时钟产生电路，用于对SPI通信时钟信号、时钟极性信号和时钟相位信号进行组合逻辑处理，得到第一内部时钟信号，所述第一内部时钟信号用于控制所述SPI通信控制电路所属的设备的数据采样和发送，其中：在所述时钟极性信号和所述时钟相位信号的电平相同时，所述第一内部时钟信号与所述SPI通信时钟信号的波形相同；在所述时钟极性信号与所述时钟相位信号的电平不同时，所述第一内部时钟信号与所述SPI通信时钟信号的波形相反。

技术领域

本公开涉及数据处理领域，具体地，涉及一种SPI通信控制电路及SPI芯片。

背景技术

传统的串行外设接口(Setial Peripheral Interface，SPI)的通信时序如图1所示，其把通信时钟SCLK做成同步使能信号，而且是以时钟极性CPOL为0为例。图1中，pos_en为检测到通信时钟SCLK上升沿的同步使能信号，neg_en为检测到通信时钟SCLK下降沿的同步使能信号。当同步使能信号为高时，根据时钟极性CPOL和时钟相位CPHA来发送和接收数据。由于该方案需要把通信时钟SCLK做成同步使能信号，因此会导致SPI通信频率较低(最快为系统时钟的六分频)，无法实现高速通信。

实用新型内容

本公开的目的是提供一种SPI通信控制电路及SPI芯片，能够实现高速通信。

根据本公开的第一实施例，提供一种SPI通信控制电路，该SPI通信控制电路包括内部时钟产生电路，用于对SPI通信时钟信号、时钟极性信号和时钟相位信号进行组合逻辑处理，得到第一内部时钟信号，所述第一内部时钟信号用于控制所述SPI通信控制电路所属的设备的数据采样和发送，其中：在所述时钟极性信号和所述时钟相位信号的电平相同时，所述第一内部时钟信号与所述SPI通信时钟信号的波形相同；在所述时钟极性信号与所述时钟相位信号的电平不同时，所述第一内部时钟信号与所述SPI通信时钟信号的波形相反。

可选地，所述第一内部时钟信号的上升沿用于控制数据采样，所述第一内部时钟信号的下降沿用于控制数据发送。

可选地，所述内部时钟产生电路还用于对所述第一内部时钟信号和片选信号进行组合逻辑处理得到第二内部时钟信号，使得在所述时钟相位信号为固定电平期间，在所述片选信号表明从设备未被选中的情况下，所述第二内部时钟信号被固定为在下一个时钟沿到达前的电平；其中，所述第二内部时钟信号用于控制所述SPI通信控制电路所属的设备的数据采样和发送。

可选地，所述内部时钟产生电路还用于对所述第一内部时钟信号和片选信号进行组合逻辑处理得到第二内部时钟信号，使得在所述时钟相位信号或所述时钟极性信号的电平发生改变、所述片选信号表明从设备未被选中的情况下，所述第二内部时钟信号用于根据所述时钟相位信号改变并控制SPI主设备和从设备复位；其中，所述第二内部时钟信号用于控制所述SPI通信控制电路所属的设备的数据采样和发送。

可选地，所述内部时钟产生电路包括第一非门、异或门和第一多路选择开关，其中：所述第一非门的输入端接收所述SPI通信时钟信号，所述异或门的第一输入端接收所述时钟相位信号、第二输入端接收所述时钟极性信号，所述第一多路选择开关的第一输入端与所述第一非门的输出端连接，所述第一多路选择开关的第二输入端接收所述SPI通信时钟信号，所述异或门的输出端与所述第一多路选择开关的选择输入端连接，所述第一多路选择开关的输出端输出所述第一内部时钟信号。