[实用新型]数据采样电路

说明书

本公开涉及存储技术领域，提出一种数据采样电路，该电路包括：第一采样模块，用于响应于所述数据信号端以及所述参考信号端的信号并作用于所述第一节点以及所述第二节点；第二采样模块，用于响应于所述第一节点以及所述第二节点的信号并作用于第三节点以及第四节点；锁存模块，用于根据第三节点、第四节点信号向第一输出端输入高电平、向第二输出端输入低电平，或者向第一输出端输入低电平、向第二输出端输入高电平；失调补偿模块，并联于第二采样模块，用于补偿第二采样模块的失调电压。本数据采样电路通过增加第二采样模块，将失调补偿模块并联于第二采样模块，从而降低了回馈噪声。

技术领域

本实用新型涉及存储技术领域，尤其涉及一种数据采样电路。

背景技术

在LPDDR4/5(Low Power Double Data Rate 4/5，第4/5代低功耗内存)中，随着输入信号的速率越来越快，DQ数据采样电路的工作速度也需相应提高。

相关技术中，DQ数据采样电路一般包括采样模块和锁存模块，采样模块完成对输入数据的采样，锁存模块完成对采样的数据进行锁存保持。同时，由于采样模块会存在失调电压，DQ数据采样电路还包括失调补偿电路，失调补偿电路用于对采样模块进行补偿。

然而，采样模块的一个缺点是其产生的回馈噪声较大，同时，失调补偿电路还会增加采样模块的回馈噪声。

需要说明的是，在上述背景技术部分实用新型的信息仅用于加强对本实用新型的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

实用新型内容

本实用新型的目的在于提供一种数据采样电路，该数据采样电路能够减小其回馈噪声。

本实用新型的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本实用新型的实践而习得。

根据本公开的一方面，提供一种数据采样电路，该数据采样电路包括：第一采样模块、第二采样模块、锁存模块以及失调补偿模块。第一采样模块连接数据信号端、参考信号端，第一节点、第二节点，用于响应于所述数据信号端以及所述参考信号端的信号并作用于所述第一节点以及所述第二节点；第二采样模块连接所述第一节点、第二节点、第三节点、第四节点，用于响应于所述第一节点以及所述第二节点的信号并作用于第三节点以及第四节点；锁存模块连接所述第三节点、所述第四节点、第一输出端、第二输出端，用于根据所述第三节点、第四节点的信号，向所述第一输出端输入高电平信号、向所述第二输出端输入低电平信号，或者向所述第一输出端输入低电平信号、向所述第二输出端输入高电平信号；失调补偿模块并联于所述第二采样模块，用于补偿所述第二采样模块的失调电压。

本实用新型的一种示例性实施例中，所述第一采样模块还连接第一时钟信号端，用于响应于所述第一时钟信号端的信号以开启采样动作；所述数据采样电路还包括复位模块，复位模块连接第一时钟信号端、第二时钟信号端、第一节点、第二节点、第三节点、第四节点，第一输出端以及第二输出端，用于响应所述第一时钟信号端的信号对所述第一节点和第二节点进行复位，以及响应所述第二时钟信号端的信号对所述第三节点、第四节点，第一输出端、以及第二输出端进行复位。

本实用新型的一种示例性实施例中，所述第一采样模块包括：第一P 型晶体管、第二P型晶体管、第三P型晶体管。第一P型晶体管的第一端与所述高电平信号端连接，控制端与所述第一时钟信号端连接，第二端连接所述第五节点；第二P型晶体管的第一端与所述第一P型晶体管的第二端连接，控制端与数据信号端连接，第二端与所述第二节点连接；第三P型晶体管的第一端与所述第一P型晶体管的第二端连接，控制端与所述参考信号端连接，第二端与所述第一节点连接。

本实用新型的一种示例性实施例中，所述第二采样模块包括：第四 N型晶体管、第五N型晶体管。第四N型晶体管的第一端连接所述低电平信号端，控制端连接所述第二节点，第二端连接所述第三节点；第五 N型晶体管的第一端连接所述低电平信号端，控制端连接所述第一节点，第二端连接所述第四节点。