[实用新型]一种CPU单Data线与双DDR内存连接结构

说明书

本实用新型提出一种CPU单Data线与双DDR内存连接结构，所述CPU单Data线与双DDR内存连接结构包括：第一内存模块、第二内存模块、中央处理器模块和Data线；所述Data线一端与所述中央处理器模块电连接，所述Data线的另一端设有与所述Data线电连接的第一分支线和第二分支线，所述第一分支线远离所述Data线的一端与所述第一内存模块电连接，所述第二分支线远离所述Data线的一端与所述第二内存模块电连接；本实用新型提出的CPU单Data线与双DDR内存连接结构的第二分支线与第一分支线的长度相等或者长度差在1mm内，从而使信号初始延迟大大降低以此来提高DDR内存的频率。

技术领域

本实用新型涉及半导体领域，尤其涉及一种CPU单Data线与双DDR内存连接结构。

背景技术

在智能电视、机顶盒、智能音箱等电子产品中，DDR内存频率是系统能否跑高性能的核心原因，对于DDR内存的设计，DDR内存能跑的频率越高，系统性能会越好；

请参考图1，在常规的SOC/CPU与DDR内存的连接结构设计中，SOC/CPU和DDR通信，都是1个SOC/CPU的DDR Data脚连接1个DDR内存的Data脚，当SOC/CPU需要连接4颗DDR内存(16bit)时，SOC/CPU需要64个单独的Data脚分别与4颗DDR内存(16bit)的Data脚进行连接；

请参考图2，但是随着市场的竞争越来越残酷，降低系统和芯片的成本是提高产品竞争力的核心；目前已经有SOC/CPU将64bit Data带宽降低为32bit Data带宽来支持4颗16bit的DDR内存；或者将已有的32bit Data带宽降低为16bit Data带宽来支持2颗16bit的DDR内存；但是这样就必然需要采用SOC/CPU的1个Data脚连接2颗DDR内存的相同脚，以CPU(16bit)来支持两颗16bit的DDR内存为例：

对于CPU的DDR Data脚来说，就存在以下连接方式：

CPU Data[0]-----DDR1Data[0]和DDR2Data[0]

CPU Data[1]-----DDR1Data[1]和DDR2Data[1]

...

CPU Data[14]-----DDR1Data[14]和DDR2Data[14]

CPU Data[15]-----DDR1Data[15]和DDR2Data[15]

在以上的设计中，很难将DDR内存的频率跑高，业界基本上跑在800MHz频率以内，造成DDR内存的频率跑不高的主要原因是分支长度差带来的信号初始延迟很高，如图3所示：

第一分支线的长度为：A(假设是20mm)

第二分支线的长度为：B(假设是35mm)

分支长度差是：B-A＝35mm-20mm＝15mm

光速是：299792458m/s

分支长度差带来的信号初始延迟：长度差/光速＝(15mm)/(299792458m/s)＝50ps(皮秒)；

对于高速的DDR内存信号传输，由于第一分支线和第二分支线的长度差为15mm，导致CPU Data[0]到两个不同的DDR时，有效的余量直接损失了50ps，进而导致DDR内存的频率不能跑高。

实用新型内容

为了解决上述问题，本实用新型提出一种CPU单Data线与双DDR内存连接结构及控制Data线的分支线等长的方法。

本实用新型通过以下技术方案实现的：