[实用新型]高密着性预成型基板

说明书

一种高密着性预成型基板，包括多条彼此纵横间隔交错的外框条，及多个成阵列排列的导线架单元，每一个导线架单元包含晶片设置区、多条引脚、密着层，及成形胶层。特别的是，该密着层由包含与引脚相同的金属的金属氧化物为材料所构成，且会形成于所述引脚、座部及所述柱部裸露出的周面，而可利用该密着层作为接合媒介，提升与该成形胶层的密着性。

技术领域

本实用新型涉及一种承载半导体组件的基板，特别是涉及一种承载半导体组件的高密着性预成型基板。

背景技术

四方扁平无外引脚的基板，例如，参阅图1，图1是现有的四方扁平无外引脚(QFN)导线架，是由铜、铜系合金，不锈钢或铁镍合金等导电材料构成，包括一框座11、一晶片座12、一自该晶片座12的四个角落延伸并与该框座11连接的支撑条13，及多条自该框座11朝向该晶片座12延伸的引脚14，其中该框座11与该晶片座12成一间隙间隔，且所述引脚14也与该晶片座12不相接触。参阅图2，图2是沿图1的2-2割面线说明。当利用图1所示的该QFN导线架进行晶片封装时，则可将一晶片100设置于该晶片座12上，并藉由导线15与所述引脚14电连接，最后再利用一绝缘高分子封装材料(molding compound)形成一覆盖所述晶片100及该导线架裸露表面的封装层16，而得到如图2所示的封装结构。

然而，当使用该QFN导线架进行该晶片100封装时，因需同时考量封装制程的操作性及高分子封装材料(封装层16)与金属(晶片座12)间因为性质不相容密着性不佳，所导致的封装元件可靠度(reliability)问题，因此，一般会藉由减少异质接面，例如利用控制晶片100的面积与该晶片座12的表面积比值，以避免封装时，因异质材料间性质不相容所造成的问题。

发明内容

本实用新型的目的在于提供一种可减少异质材料间性质不相容，而提升异质材料间密着性的高密着性预成型基板。

本实用新型的该高密着性预成型基板，包含多条彼此纵横间隔交错的外框条，及多个经由所述外框条所定义出，彼此间隔并成阵列排列的导线架单元。每一个导线架单元包含晶片设置区、多条引脚、密着层，及成形胶层。

该晶片设置区具有底部、由该底部的部份表面向上延伸的座部，及多数由该底部向上延伸的柱部，所述柱部彼此间隔并位于该座部的外围，该底部、座部及所述柱部是由铜或铜系合金材料构成，且该座部及所述柱部分别具有与该底部反向的顶面。

所述引脚由与该座部相同的材料构成，彼此间隔地自所述外框条朝向该晶片设置区延伸，且与该晶片设置区成间隙间隔。

该密着层由铜氧化物所构成，位于相邻的所述引脚、座部及所述柱部裸露出的周面。

该成形胶层由绝缘高分子材料构成，具有第一成形胶部、第二成形胶部，及第三成形胶部，该第一成形胶部填置于该晶片设置区的所述柱部的间隙，该第二成形胶部位于该于该晶片设置区，并会环围所述柱部及该第一成形胶部，该第三成形胶部填制于所述引脚间的间隙及所述引脚与该晶片设置区的间隙，且该成形胶层会直接覆盖接触该密着层。

其中，该第一、二成形胶部分别具有与该底部反向的一第一表面及一第二表面，该座部的顶面及所述柱部的顶面与该第一成形胶部的该第一表面共同构成连续平坦的表面，该第二成形胶部的该第二表面与该第一成形胶部的该第一表面不等高，且该座部、所述柱部的顶面及该第一、二表面会裸露于外界环境。

较佳地，该第一成形胶部的该第一表面高于该第二成形胶部的该第二表面。

较佳地，所述高密着性预成型基板，其中，该第一成形胶部的该第一表面低于该第二成形胶部的该第二表面。

较佳地，所述高密着性预成型基板，其中，该第三成形胶部具有第三表面，且该第三表面与该第一表面齐平。