[实用新型]模拟数字信号同步采集系统有效
申请号: | 201920656455.7 | 申请日: | 2019-05-09 |
公开(公告)号: | CN209657122U | 公开(公告)日: | 2019-11-19 |
发明(设计)人: | 陈鹏;武庆春;高飞;宋祥君;刘耀周;施岳军;李万领;吕晓明;张俊坤;候文琦;王成;杨森;黄文斌;韩宁 | 申请(专利权)人: | 中国人民解放军32181部队;中国人民解放军32382部队 |
主分类号: | G05B19/042 | 分类号: | G05B19/042 |
代理公司: | 13128 石家庄轻拓知识产权代理事务所(普通合伙) | 代理人: | 王占华<国际申请>=<国际公布>=<进入 |
地址: | 050000 *** | 国省代码: | 河北;13 |
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摘要: | |||
搜索关键词: | 数字信号 环境模拟 采集卡 模拟信号采集卡 控制器 回放 信号采集与处理 模拟数字信号 人机交互模块 数字信号存储 同步采集系统 同步时钟信号 装置技术领域 本实用新型 采集系统 电源模块 共享链路 时基同步 时钟模块 时钟信号 同步时钟 信号采集 总线模块 适配器 板卡 多块 适配 主卡 | ||
1.一种模拟数字信号同步采集系统,其特征在于:包括信号采集适配、数字信号回放适配器、若干个数字信号环境模拟卡、模拟信号采集卡、数字信号存储回放卡、总线模块、控制器、人机交互模块和电源模块,所述信号采集适配器的信号输入端接收装备系统发送的信号,所述信号采集适配器的信号输出端分别与所述数字信号环境模拟卡以及模拟信号采集卡的信号输入端连接,所述数字信号环境模拟卡和模拟信号采集卡通过总线模块与所述控制器双向连接,所述数字信号存储回放卡通过所述总线模块与所述控制器双向连接,所述数字信号存储回放卡的信号输出端与所述数字信号回放适配器的信号输入端连接,所述数字信号回放适配器的输出端为所述系统的信号输出端,所述数字信号环境模拟卡、模拟信号采集卡以及数字信号存储回放卡受控于所述控制器,用于在所述控制器的控制下对数据进行处理,所述电源模块与所述采集系统中需要供电的模块的电源输入端连接,用于为其提供工作电源;所述人机交互模块与所述控制器双向连接,用于输入控制命令并显示输出的数据;其中的一个数字信号环境模拟卡作为主卡,其余的数字信号环境模拟卡作为从卡,所述控制器为作为主卡的数字信号环境模拟卡提供时钟信号,作为主卡的数字信号环境模拟卡为作为从卡的数字信号环境模拟卡以及模拟信号采集卡提供同步时钟信号。
2.如权利要求1所述的模拟数字信号同步采集系统,其特征在于:所述数字信号环境模拟卡包括第一外部接口模块、电平转换模块、第一控制单元、第一存储单元、第一时钟单元、第一电源单元和第一总线单元,所述第一外部接口模块与所述电平转换模块双向连接,所述第一外部接口模块用于与外围设备连接;所述电平转换模块与所述第一控制单元双向连接,所述电平转换模块用于实现电平的变换;所述第一存储单元与所述第一控制单元双向连接,用于存储数据;所述第一时钟单元用于为所述第一控制单元提供工作时钟;所述第一电源单元与所述数字信号环境模拟卡中需要供电的模块的电源输入端连接,用于为其提供工作电源;所述第一总线单元与所述第一控制单元双向连接,用于与控制器双向连接,进行数据交换。
3.如权利要求2所述的模拟数字信号同步采集系统,其特征在于:所述模拟信号采集卡包括第二外部接口模块、AD采集电路、第二控制单元、第二存储单元、第二时钟单元、第二电源单元和第二总线单元,所述第二外部接口模块的信号输出端与所述AD采集电路的信号输入端连接,所述第一外部接口模块用于与外围设备连接;所述AD采集电路与所述第二控制单元双向连接,所述AD采集电路用于模数变换;所述第二存储单元与所述第二控制单元双向连接,用于存储数据;所述第二时钟单元用于为所述第二控制单元以及AD采集电路提供工作时钟;所述第二电源单元与所述模拟信号采集卡中需要供电的模块的电源输入端连接,用于为其提供工作电源;所述第二总线单元与所述第二控制单元双向连接,用于与控制器双向连接,进行数据交换。
4.如权利要求2所述的模拟数字信号同步采集系统,其特征在于:所述第一时钟单元包括第一系统同步时钟模块和第一控制器时钟分配模块,所述系统同步时钟模块包括SIT9102晶振芯片U53以及晶振芯片U53外围的隔直滤波器和阻抗匹配电路。
5.如权利要求1所述的模拟数字信号同步采集系统,其特征在于:第一时钟单元包括模拟信号采集卡时钟分配模块,所述时钟分配模块包括CY2305SC型时钟缓冲器U7,所述U7的1脚经电阻R56与第二控制器的相关输出端连接,所述U7的2脚、3脚、5脚和7脚分别为所述时钟分配模块的时钟信号输出端,所述U7的4脚接地,所述U7的6脚分为三路,第一路经电容C339接地,第二路经电容C338接地,第三路经电感L6接3.3V电源,所述U7的8脚悬空。
6.如权利要求2所述的模拟数字信号同步采集系统,其特征在于:所述第一时钟单元和第二时钟单元还包括存储器同步时钟模块以及存储器时钟分配模块。
7.如权利要求6所述的模拟数字信号同步采集系统,其特征在于:所述存储器同步时钟模块包括CDCLVP1102RGT型时钟缓冲器芯片U51,所述U51的1脚、16脚以及17脚接地,所述U51的2-4脚以及13-15脚悬空,所述U51的9-12脚为时钟信号输出端,3.3V电源经电感B2后与所述U51的5脚连接,滤波电容C321、电容C252以及电容C264并联在3.3V电源的输入端,所述芯片U51的8脚分别经电容C322以及电容C323接地,SIT9102晶振芯片U52的1脚接3.3V电源,所述芯片U52的2脚悬空,所述芯片U52的3脚接地,所述芯片U52的4脚和5脚分别经电容C326以及电容C327后与所述缓冲器芯片U51的6脚和7脚连接,电阻R465的一端与所述芯片U52的4脚连接,电阻R465的另一端与所述芯片U52的5脚连接。
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