[实用新型]一种数据录取装置时统解码板

权利要求书

1.一种数据录取装置时统解码板，其结构包括1PPS信号模块、B码解码模块、1ms计数器模块、50Hz实时中断信号模块、清0模块、中断申请模块、CPU模块，其特征在于：1PPS信号模块分别与B码解码模块、1ms计数器模块、50Hz实时中断信号模块、清0模块连接，B码解码模块、1ms计数器模块、50Hz实时中断信号模块、清0模块连接、中断申请模块与CPU模块连接。

2.根据权利要求1所述的一种数据录取装置时统解码板，其特征在于：所述B码解码模块包括时统设备、74LS123单元、7个级联的74LS164单元、3组74LS374单元、2组74LS245单元，时统模块与74LS123单元连接，74LS123单元的输出信号与1PPS信号模块的输出信号相“与”，输出至7个级联的74LS164单元，7个级联的74LS164单元中的第一个74LS164的数据端与时统设备连接，7个级联的74LS164单元中的第三至第七个74LS164的部分输出端的输出信号与1PPS信号模块的输出信号输入至3组74LS374单元，3组74LS374依次与2组74LS245单元、CPU模块连接。

3.根据权利要求1所述的一种数据录取装置时统解码板，其特征在于：所述1ms计数器模块包括5MHz晶体振荡器、4个级联74LS290分频单元、2个级联74LS393单元、2个74LS244单元，5MHz晶体振荡器的输出信号、1PPS信号模块输出信号输出至4个级联74LS290分频单元，4个级联74LS290分频单元的最后一个74LS290的QD端依次与2个级联74LS393单元、2个74LS244单元、CPU模块连接，2个74LS244单元同时接受1PPS信号模块的输出信号，4个级联74LS290分频单元的最后一个74LS290的QD端输出1000Hz信号。

4.根据权利要求1所述的一种数据录取装置时统解码板，其特征在于：所述50Hz实时中断信号模块包括一个74LS290二分频单元、信号延迟模块，所述B码解码模块的时统设备依次与信号延迟模块、一个74LS290二分频单元、CPU模块连接。

5.根据权利要求1或3或4所述的一种数据录取装置时统解码板，其特征在于：清0模块在1PPS信号模块每次产生1PPS信号时，对1ms计数器模块的4个级联74LS290分频单元和2个级联74LS393单元、50Hz实时中断信号模块的一个74LS290二分频单元进行同步清零；在对50Hz实时中断信号模块的一个74LS290二分频单元进行清零时，将B码解码模块的时统设备输出的B码信号通过50Hz实时中断信号模块的信号延迟模块延时0.8us。

6.根据权利要求1所述的一种数据录取装置时统解码板，其特征在于：中断申请模块包括可接收外测HRP模块、FS中断信号模块、RS-422模块，可接收外测HRP模块或FS中断信号模块通过RS-422模块与CPU模块连接。