[实用新型]一种DDR3内存的电源电路

说明书

本实用新型公开了一种DDR3内存的电源电路，包括电源模块、第一NMOS管QP701、第二NMOS管QP702、电感LP702、外接电源、电感LP701、电阻RP709、电阻RP712以及反馈电路，其中，所述电源模块具有上门控制端、下门控制端以及反馈端。本实用新型通过设置第一NMOS管QP701、第二NMOS管QP702以及反馈电路，可以获取适用于DDR3内存的电源，通用性好，而且电压稳定，保证了DDR3内存的正常工作。

技术领域

本实用新型涉及电源电路技术领域，尤其涉及一种DDR3内存的电源电路。

背景技术

DDR3内存和DDR4内存均为高速CMOS动态随即访问(SDRAM)的内存，DDR3、4内存已经成熟，速度数倍于DDR2内存。现有的DDR3内存和DDR4内存之间的供电电压不同，因此二者均需要专门的电源进行供电，即电源通用性差。

实用新型内容

为了克服现有技术的不足，本实用新型的目的在于提供一种DDR3内存的电源电路，其对DDR4内存电路作出调整，从而可以为DDR3内存进行供电，通用性好。

本实用新型的目的采用如下技术方案实现：

一种DDR3内存的电源电路，其包括电源模块、第一NMOS管QP701、第二NMOS管QP702、电感LP702、外接电源、电感LP701、电阻RP709、电阻RP712以及反馈电路，其中，所述电源模块具有上门控制端、下门控制端以及反馈端，所述第一NMOS管QP701的漏极通过电感LP701连接至外接电源，所述第一NMOS管QP701的栅极通过电阻RP709连接至所述上门控制端，所述第一NMOS管QP701的源极通过电感LP702连接至电源输出端，所述电源输出端为DDR3内存供电；所述第二NMOS管QP702的漏极也通过电感LP702连接至电源输出端，所述第二NMOS管QP702的栅极通过电阻RP712连接至所述下门控制端，所述第二NMOS管QP702的源极接地；所述反馈电路的输入端连接至所述电感LP702和电源输出端之间，所述反馈电路的输出端连接至反馈端。

优选地，所述电源模块为芯片UP1542SSU8。

优选地，所述电源模块还包括电源端，所述电源电路还包括辅助电源、电阻RP707和电容CP704，所述辅助电源通过电阻RP707连接至电源端，所述电容CP704的一端连接至电阻RP707和电源端之间，另一端接地。

优选地，所述电源模块还包括使能端，所述电源电路还包括电阻RP702、电容CP702和电容CP703，所述电容CP702的一端连接至所述使能端，所述电容CP702的另一端接地；所述电阻RP702和电容CP703串联后的一端连接至所述使能端，串联后的另一端接地。

优选地，所述电源模块还包括BOOT端和相位端，所述电源电路还包括电阻RP708和电容CP705，所述电阻RP708和电容CP705串联后的两端分别连接至BOOT端和相位端，所述相位端还通过电感LP702连接至电源输出端。

优选地，所述电源电路还包括输入滤波电路，所述输入滤波电路包括电容CP707、电容CP701和电容CEP701，所述电容CP707、电容CP701和电容CEP701并联，并联后的一端连接至电感LP701和第一NMOS管QP701的漏极之间，并联后的另一端接地。

优选地，所述电源电路还包括输出滤波电路，所述输出滤波电路包括电容CEP703和电容CEP704，所述电容CEP703和电容CEP704并联，并联后的一端连接至电感LP702和电源输出端之间，并联后的另一端接地。

优选地，所述电源电路还包括RC吸收电路，所述RC吸收电路包括电阻RP701和电容CP706，所述电阻RP701和电容CP706串联后的一端连接至电感LP702、第一NMOS管QP701的源极和第二NMOS管QP702的漏极之间，串联后的另一端接地。