[实用新型]三输入n位二进制加法器

说明书

本实用新型涉及一种三输入n位二进制加法器。包括n个用于将输入的3个二进制数相同权重的位进行一次3:2压缩的3:2压缩器电路，以及一个用于将压缩器电路输出的数进行加法操作的加法器电路。本实用新型不仅硬件开支上少于传统加法器，而且极限工作频率高于传统加法器。

技术领域

本实用新型涉及一种三输入n位二进制加法器。

背景技术

数字硬件加法器可以实现2输入的多位二进制数求和运算，在数字集成电路设计中经常使用。但传统的硬件加法器只能实现2输入数据的相加，当有多个数据求和时，需通过两两相加再逐一加起来的方法来实现，既耗时又耗硬件资源，当相加的数据位数较多时所耗的时间增加得越明显。因此，研究多输入加法器，以减少硬件资源的开支及减少延时，在集成电路设计中有较大的意义，特别是近年来人工智能的发展，矩阵乘加运算的大量应用，越显得该专利的价值。

数字硬件加法器是最早被设计的运算功能部件之一，已有几十年的历史了。在过去的文献中，也有有关3输入加法器的报道，但实现的方法或所指的含义与本专利完全不同，如文献[1]所述的三输入树形加法器是将2个输入数据加法过程在每一级的运算中一次性完成对三个(G，P)信号的处理，即执行一次(G0，P0)·(G1，P1)·(G2，P2)＝(G0+P0G1+P0P1G2，P0P1P2)的运算，那么整个加法树的逻辑级数将会从log2N级降到log3N级；文献[2]、[3]都阐述了如何优化多输入浮点数的对阶操作，但尾数的加法还是采用传统的加法器分层运算；文献[4]采用同步的方式利用分立元件来设计3输入加法器与多输入加法器，该方法不能满足当前集成电路高度集成与高速运算的要求。因此，对于集成电路设计行业来说，目前并没有什么好的方法来解决多输入的多位加法器问题。

从另外一个角度也可以证明这一点，用数字集成电路设计行业最通用的逻辑综合器DC(DesignCompiler)对下面这个语句进行综合：

assign Y＝A+B+C；

不管作怎样的约束，综合的结果一定是用两个加法器来完成的，不同的约束条件只是所使用的加法器不同而已。

参考文献：

[1]仇冀宏，高性能浮点单元的分析与设计，合肥工业大学硕士学位论文，2007年5月

[2]、杜勇、韩方剑、韩方景、张长隆，多输入浮点加法器算法研究，计算机工程与科学，2006年第28卷第10期

[3]、杜勇、陈健、朱亮、韩方景，一种高效结构的多输入浮点加法器在FPGA上的实现，计算机工程与科学，2006年第28卷第1期

[4]、D.W.LEWIN，Design for a multi-input binary adder，The Radio andElectronic Engineer.Vol.39.No.2,February 1970。

发明内容

本实用新型的目的在于提供一种三输入n位二进制加法器，对于极限工作时，不仅硬件开支上少于传统加法器，而且极限工作频率还高于传统加法器。

为实现上述目的，本实用新型的技术方案是：一种三输入n位二进制加法器，包括n个用于将输入的3个n位二进制数相同权重的位进行一次3:2压缩的3:2压缩器电路，以及一个用于将压缩器电路输出的数进行加法操作的加法器电路。