[发明专利]用于管理存储器的仲裁技术

说明书

本申请案涉及用于受管理存储器的仲裁技术。用于仲裁受管理NAND存储器系统中的存储器装置的操作以使所述操作符合电力预算的装置及技术。在一实例中，一种方法可包含：启用具有多个存储器裸片的存储器系统的存储器裸片子集；起动用于每一作用中存储器裸片的作用中定时器；基于与经缓冲存储器命令相关联的时间戳在每一作用中裸片处起始所述经缓冲存储器命令的执行；以及在用于所述存储器裸片子集中的第一存储器裸片的所述作用中定时器到期时停用所述第一裸片，以维持对所述存储器系统的电力预算的遵从性。

优先权

本申请案主张以全文引用的方式并入本文中的2018年12月31日申请且标题为“用于受管理存储器的仲裁技术(ARBITRATION TECHNIQUES FOR MANAGED MEMORY)”的第62/786,764号美国临时专利申请案及以全文引用的方式并入本文中的2019年3月5日申请且标题为“用于管理存储器的仲裁技术(ARBITRATION TECHNIQUES FOR MANAGE MEMORY)”的第16/293,227号美国专利申请案的优先权益。

技术领域

本公开论述存储器，且更确切地说，论述用于仲裁所管理的存储器的技术。

背景技术

存储器装置可提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性和非易失性存储器。易失性存储器需要电力来维持其数据，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等等。非易失性存储器可在未被供电时保持所存储的数据，且包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)、磁阻式随机存取存储器(MRAM)或存储类(例如，忆阻器)存储器等等。

快闪存储器用作用于广泛范围的电子应用的非易失性存储器。快闪存储器装置通常包含允许高存储器密度、高可靠性和低功耗的单晶体管浮动栅极或电荷阱存储器单元的一或多个群组。两个常见类型的快闪存储器阵列架构包含NAND和NOR架构，以每一者的基本存储器单元配置所布置的逻辑形式来命名。存储器阵列的存储器单元通常布置成矩阵。在一实例中，阵列的一行中的每个浮动栅极存储器单元的栅极耦合到存取线(例如，字线)。在NOR架构中，阵列的一列中的每个存储器单元的漏极耦合到数据线(例如，位线)。在NAND架构中，阵列的一串中的每一存储器单元的漏极以源极到漏极方式一起串联耦合在源极线与位线之间。以指定传递电压(例如，Vpass)驱动耦合到每一群组的非所选存储器单元的栅极的字线，以使每一群组的非所选存储器单元作为传递晶体管操作(例如，以不受其所存储的数据值限制的方式传递电流)。

NOR或NAND架构半导体存储器阵列中的每一快闪存储器单元可个别地或共同地编程到一个或若干经编程状态。举例来说，单层级单元(SLC)可表示两个编程状态(例如，1或0)中的一个，从而表示一个数据位。然而，快闪存储器单元也可表示超过两个经编程状态中的一个，从而允许制造较高密度的存储器而不增加存储器单元的数目，因为每个单元可表示超过一个二进制数字(例如，超过一个位)。这些单元可称为多状态存储器单元、多数位单元或多电平单元(MLC)。在某些实例中，MLC可指代每单元可存储两个数据位(例如，四个编程状态中的一个)的存储器单元，三层级单元(triple-level cell；TLC)可指代每单元可存储三个数据位(例如，八个编程状态中的一个)的存储器单元，且四层级单元(quad-levelcell；QLC)可每单元存储四个数据位。MLC在本文中以其较广泛情形使用，以指代每单元可存储多于一个数据位(即，可表示多于两个经编程状态)的任何存储器单元。

发明内容