[发明专利]一种面向乱序高性能核的内存控制器命令调度方法及装置

说明书

本发明提供一种面向乱序高性能核的内存控制器命令调度方法及装置，该方法包括：片上系统批量获取若干个访存请求操作；判断所述访存请求操作中相邻访存请求的Bank Group是否相同；如果相同，则在Bank Group相同的相邻访存请求之间插入Bank Group不同的访存请求操作，直到所述访存请求操作中任意相邻访存请求信息的Bank Group均不相同，从而确定访存请求操作的重排序结果；将所述访存请求操作的重排序结果进行行列地址译码，以将地址序列转化为内存颗粒可识别的三维地址信息和片选信号，从而确定待发送访存请求队列；根据优先级高低，控制所述待发送访存请求队列中的访存请求读写操作，将相邻项的访存请求，调度为对不同Bank Group的访存操作，减少时序延迟，提升系统吞吐率。

技术领域

本发明涉及计算机处理器技术领域，具体涉及一种面向乱序高性能核的内 存控制器命令调度方法及装置。

背景技术

乱序高性能多核处理器的内存控制器往往是双通道内存系统，一般包含两 个内存控制器，每个内存控制器独立处理各自的命令和数据，分别连接多个内 存Rank。访存系统中的内存Rank越多，访存系统中的页命中率和Bank级 并行度越大，同时访存容量也增加。内存控制器的数目越多，整个访存系统的 命令处理能力必然越高，同时数据流的并行度也大大增加，从而缩短访存延迟。

高性能微处理器的内存控制器主要由五个单元构成，如图1所示：

1、流缓存单元。流缓存单元的主要作用就是进行预取操作，用于监测已 执行的读访存请求信息，判断是否存在数据流的读取操作行为，然后以Cache 行作为单位对数据流的读操作行为进行预取操作，并存储预取到的读数据流。

2、访存调度单元。用于对访存请求操作进行重排序，并将一维的系统地 址信息转换为DDR颗粒可识别的地址。

3、时序控制单元。用于将访存请求的相关操作按照时序规范进行处理之 后，将具有正确时序的访存请求及其数据发送给物理控制单元。相应地，从物 理控制单元读取数据。

4、物理控制单元。用于确保发送给内存芯片的命令和数据的正确性，同 时也将从内存颗粒读取到的数据发送给时序控制单元。

5、配置控制单元。DDR4 SDRAM的时序参数多数是可调的，通过可配 置的参数来保证内存控制器的兼容性。

访存调度单元是影响内存控制器性能的核心部件。该单元将一维系统地址 信息翻译为DDR4 SDRAM的三维地址，并将访存请求按照调度策略进行重 排序(Reorder)操作，以达到行命中率和Bank级并行度的最大化。同时， 它还需要合理地处理读写访存请求的分配，以减少读写切换带来的带宽损失。

如图2所示，访存命令在访存调度单元中经过以下三个步骤来完成重排 序：

1、进行地址映射处理，获得内存颗粒可识别的地址信息。

2、根据读写访存请求操作的类型，将访存请求分别放入各自的命令队列 中，在队列中进行重排序。

3、对访存请求操作进行读写裁决，并发送给时序控制单元。

除了传递访存请求命令和相应数据之外，访存调度单元还需要对访存请求 发出者进行请求反馈。只有接收到对应的反馈信息，处理器核才会认为该访存 请求已经完成。对写访存请求而言，是向访存请求者发出写响应信息。读访存 请求则是将读数据与其命令信息匹配后，一并发送给访存请求发出者。

一般需要采用合理的访存调度策略，才能访存性能达到最佳状态。访存调 度策略往往采用FR-FCFS(First-Ready First-Come-First-Serve，先来先服务) 的准则来设计访存命令队列，该策略虽然有一定程度的性能提升，但尚未充分 挖掘访存调度的潜力，其不足主要在于：