[发明专利]面向高频电路应用的低冗余可抗电荷共享的D锁存器

说明书

面向高频电路应用的低冗余可抗电荷共享的D锁存器，属于集成电路可靠性中的抗辐射加固领域。解决了现有技术中采用多模冗余来进行加固的抗电荷共享D锁存器存在硬件开销大、版图面积大、功耗高、传输时间长的问题；本发明将晶体管TP1与节点S8相连、将晶体管TP2与节点S7相连、将晶体管TP9与节点S4相连、将晶体管TP10与节点S3相连，这样的连接方式有益于晶体管TP1和TN3、晶体管TP2和TN4、晶体管TP9和TN9、晶体管TP10和TN10尽可能的不被同时影响到开或者关，使节点翻转后恢复的时间尽可能的减少，对整个电路系统的影响也能尽可能的减少。本发明主要应用于高频电路中。

技术领域

本发明属于集成电路可靠性中的抗辐射加固领域。

背景技术

随着科技的不断进步，集成电路已经被广泛地应用于各领域中。同时，其在深空探测、医疗器械、航空航天、汽车电子等重要领域的应用对其可靠性提出了更高的要求。辐射环境中的高能粒子在穿过微电子器件的灵敏区时，会在其轨迹上沉积电荷，这些电荷将会改变锁存器等存储元件中的存储值。半导体工艺的快速发展，使集成电路的特征尺寸不断缩减、工作电压不断下降，导致电路的节点电容不断减小，从而使电路节点的逻辑状态发生翻转所需要的电荷量(临界电荷)随之降低，引起单节点翻转的概率也急剧提高现有的设计方法大多是针对单粒子单节点翻转的，主要通过使用冗余、双模互锁、保护门及在反馈机制中增加延迟，如能够完全容错单节点翻转并且可以自恢复的双互锁存储单元结构、采用双模冗余的结构、三模冗余电路。

随着集成电路工艺尺寸的进一步缩减，电路节点之间的间距也进一步减小，由高能粒子轰击产生的电荷可以扩散并影响相邻节点，从而引发两个节点同时翻转。在纳米技术下，电路节点之间的间距非常小，电荷共享引起的两个节点同时翻转也愈发严重。

现有技术中的传统的抗辐射加固设计只能容忍单个节点的翻转，因此，需要设计新的加固方案以提高电路的可靠性。基于布局导向技术分离敏感节点可以避免电荷收集，但是，这种技术只可以有效应用于静态随机存取存储器阵列，对于面积有限制的锁存器和触发器电路，并不适用。针对两个节点保护的设计常用方案，如添加隔离晶体管，或者在版图上增加节点间距，只能有限程度降低发生概率，但不能彻底消除。这些传统的加固方案的缺点是硬件开销，如版图面积大、功耗高、传输时间长，因此，以上问题亟需解决。

发明内容

本发明是为了解决现有技术中采用多模冗余来进行加固的抗电荷共享D锁存器存在硬件开销大、版图面积大、功耗高、传输时间长的问题，本发明提供了一种面向高频电路应用的低冗余可抗电荷共享的D锁存器。

面向高频电路应用的低冗余可抗电荷共享的D锁存器，包括20个NMOS晶体管TN1至TN20和20个PMOS晶体管TP1至TP20；

晶体管TN16至TN20的漏极和晶体管TP20的源极连接后，作为锁存器的输入端D；

晶体管TP20的漏极、晶体管TN20的源极、晶体管TP19的漏极和晶体管TN13的漏极连接后，作为锁存器的输出端Q，还作为节点Q；

晶体管TN16至TN20的栅极和晶体管TP19的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管TP20的栅极和晶体管TN13的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLKN的输入端输入的信号与时钟信号CLK的输入端输入的信号相反；

晶体管TP1至TP4的源极、晶体管TP9至TP12的源极和晶体管TP17的源极均与电源正极连接；

晶体管TP3的栅极、晶体管TP10的栅极、晶体管TP5的漏极、晶体管TN3的漏极、晶体管TP6的栅极和晶体管TN6的栅极连接后，作为节点S3；

晶体管TP3的漏极与晶体管TP7的源极连接，晶体管TP7的栅极、晶体管TN1的栅极、晶体管TN2的漏极、晶体管TN6的源极和晶体管TN10的栅极连接后，作为节点S2；