[发明专利]非对称多核异构并行处理系统

权利要求书

1.一种非对称多核异构图形处理单元(GPU)，所述多核GPU包括：

第一组一个或多个GPU核心，其中每一者具有第一微体系结构和第一功率消耗概要，所述第一组GPU核心被配置为执行指令集体系结构(ISA)的第一子集；

第二组一个或多个GPU核心，其中每一者具有第二微体系结构和高于所述第一功率消耗概要的第二功率消耗概要，所述第二组GPU核心被配置为执行整个所述ISA；

通信地连接到所述第一组GPU核心和所述第二组GPU核心的控制器，所述控制器被配置为接收所述ISA的指令并且确定所述指令是应当由所述第一组GPU中的GPU执行，还是由所述第二组GPU中的GPU执行；并且

其中所述ISA的指令是由应用编程接口(API)生成的，所述API允许应用请求ISA指令被在所述第一组一个或多个GPU核心上或者所述第二组一个或多个GPU核心上执行。

2.如权利要求1所述的多核GPU，其中所述多核GPU还包括存储器，所述存储器中存储有当被所述多核GPU执行时配置系统进行以下操作的指令：

确定第一渲染对象和第二渲染对象之间的颜色差别；并且

响应于确定所述颜色差别低于阈值，在所述第一组一个或多个GPU核心上渲染所述第一渲染对象和/或所述第二渲染对象。

3.如权利要求1所述的多核GPU，其中所述多核GPU还包括存储器，所述存储器中存储有当被所述多核GPU执行时配置系统进行以下操作的指令：

确定渲染对象的每秒帧(fps)的数目，其中所述控制器还被配置为：如果所述fps的数目超过第一阈值，则确定所述指令应当被在所述第一组GPU核心上渲染。

4.如权利要求3所述的多核GPU，其中所述控制器还被配置为：如果所述fps的数目小于第二阈值，则确定所述指令应当被在所述第二组GPU核心上渲染。

5.如权利要求1所述的多核GPU，其中所述应用确定渲染的第一对象的计算复杂度，并且响应于所述复杂度超过第一阈值而生成ISA指令来由所述第二组GPU核心渲染所述第一对象。

6.如权利要求5所述的多核GPU，其中所述应用响应于所述复杂度小于第二阈值而生成ISA指令来由所述第一组GPU核心渲染所述第一对象。

7.如权利要求5所述的多核GPU，其中复杂度是基于渲染所述第一对象所要求的代码的行数来确定的。

8.如权利要求1所述的多核GPU，其中所述多核GPU还包括存储器，所述存储器中存储有当被所述多核GPU执行时配置系统进行以下操作的指令：

基于渲染对象的一个或多个拼块的关联xy坐标来确定所述渲染对象的移动的速率；并且

如果所述移动的速率超过第一阈值，则确定渲染指令应当被在所述第一组GPU核心上执行。

9.如权利要求8所述的多核GPU，其中所述多核GPU还包括存储器，所述存储器中存储有当被所述多核GPU执行时配置所述系统进行以下操作的指令：

如果所述移动的速率低于第二阈值，则确定渲染指令应当被在所述第二组GPU核心上执行。

10.如权利要求1所述的多核GPU，其中所述应用基于以下项来确定生成ISA指令：检测到的显示器大小、检测到的显示器类型、或者这些的组合。

11.如权利要求10所述的多核GPU，其中所述检测到的显示器大小或者所述检测到的显示器类型或者这些的组合是低于预定阈值的，并且所述应用确定在所述第一组一个或多个GPU核心上生成ISA指令。

12.如权利要求1所述的多核GPU，其中z缓冲器与以下项通信地耦合：所述第一组GPU核心、所述第二组GPU核心、所述第一组GPU核心的GPU核心的子集、或者所述第二组GPU核心的GPU核心的子集。