[发明专利]一种RHPD-12T抗辐照SRAM存储单元电路

说明书

本发明公开了一种RHPD‑12T抗辐照SRAM存储单元电路，包括十个NMOS晶体管和两个PMOS晶体管，内围节点由PMOS晶体管P1和P2交叉耦合，NMOS晶体管N3和N4作为下拉管；外围节点由NMOS晶体管N5和N6交叉耦合，NMOS晶体管N1与N2作为上拉管；外围存储节点S0和S1通过控制NMOS晶体管N3和N4对内围存储节点Q和QB进行加固；内外围的四个存储节点Q、QB、S0、S1通过四个NMOS晶体管N7～N10连接到两条位线BL和BLN，四个NMOS晶体管N7～N10的开启由字线WL控制。该电路能够在牺牲较小单元面积的情况下大幅度提高存储单元的速度，降低存储单元的功耗。

技术领域

本发明涉及集成电路设计技术领域，尤其涉及一种极性辐射加固设计(RadiationHardend by Polar Desigh，RHPD)-12T抗辐照SRAM存储单元电路。

背景技术

随着集成电路技术不断演进，器件特征尺寸不断缩小，单粒子效应(Single EventEffect，缩写为SEE)对空间环境中电子芯片的运行构成了较大的威胁，这使得集成电路抗辐照加固技术的发展需求越来越迫切。单粒子翻转(Single Event Upset，缩写为SEU)是SEE的一种形式，它属于软错误，非破坏性的，当空间中重离子入射到半导体材料上时，会在器件材料中淀积大量的电子空穴对，这些过量电荷将被器件的电极收集，导致存储器单元的数据发生错误进而使得电路节点的逻辑状态发生异常改变，从而导致集成电路系统发生软错误。

静态随机存取存储器(Static Random Access Memory，缩写为SRAM)由于每比特灵敏度较高，节点电容较低，同时SRAM阵列模块在芯片中占据的面积最大，因此其在空间环境中受到SEE效应的影响概率最大，并且在深亚微米集成电路中，受电荷共享效应的影响，一次粒子入射会干扰更多的晶体管，进而增大了SRAM的软错误率，而现有技术中缺乏有效的针对单粒子翻转的解决方案。

发明内容

本发明的目的是提供一种RHPD-12T抗辐照SRAM存储单元电路，该电路能够在牺牲较小单元面积的情况下大幅度提高存储单元的速度，降低存储单元的功耗，并提高存储单元抗单粒子翻转SEU的能力。

本发明的目的是通过以下技术方案实现的：

一种RHPD-12T抗辐照SRAM存储单元电路，所述电路包括十个NMOS晶体管和两个PMOS晶体管，十个NMOS晶体管依次记为N1～N10，两个PMOS晶体管依次记为P1～P2，其中：

内围节点由PMOS晶体管P1和P2交叉耦合，NMOS晶体管N3和N4作为下拉管；

外围节点由NMOS晶体管N5和N6交叉耦合，NMOS晶体管N1与N2作为上拉管；

外围存储节点S0和S1通过控制NMOS晶体管N3和N4对内围存储节点Q和QB进行加固；

外围存储节点S0和S1分别由NMOS晶体管N2、N6及N1、N5包围，将该结构称为极性加固结构；

内外围的四个存储节点Q、QB、S0、S1通过四个NMOS晶体管N7～N10连接到两条位线BL和BLN，四个NMOS晶体管N7～N10的开启由字线WL控制，其中：

所述四个NMOS晶体管N7～N10为四个传输晶体管，所述电路使用该四个传输晶体管进行读写，在写入数据的过程中，两条位线BL和BLN通过四个传输晶体管同时向内外围的四个存储节点Q、QB、S0、S1写入数据，使得存储节点更容易被写入数据。

由上述本发明提供的技术方案可以看出，上述电路能够在牺牲较小单元面积的情况下大幅度提高存储单元的速度，降低存储单元的功耗，并提高存储单元抗单粒子翻转SEU的能力。

附图说明