[发明专利]用于集成电路的低电阻率互连件及其形成方法

说明书

本公开提出一种用于集成电路的互连件及其形成方法。形成用于集成电路的互连件的方法，包含：标识互连件势垒材料；标识多种潜在掺杂元素；形成包含互连件势垒材料的潜在势垒结构的集合体，互连件势垒材料在多个掺杂位置处且以多种潜在掺杂元素中的每一种的多个掺杂量掺杂；计算集合体的势垒结构中的每一个的态密度；基于态密度来选择掺杂元素和掺杂量；以及沉积包含合金的势垒层，合金包含互连件势垒材料和在所选掺杂量下的所选掺杂元素。本公开的互连件可降低导电金属/势垒界面的电阻率和导电金属/势垒堆叠的垂直电阻率。

相关申请的交叉引用

本申请要求2019年1月17日提交的标题为“通过合金化以增加态密度而形成的低电阻率互连件势垒(LOW RESISTIVITY INTERCONNECT BARRIER FORMED BY ALLOYING TOINCREASE DENSITY OF STATES)”的美国临时申请第62/793,766号以及2019年5月13日提交的美国非临时申请第16/410,787号的优先权和权益，所述申请的全部内容以引用的方式并入本文中。

技术领域

本公开大体上涉及互连件及其形成方法。

背景技术

后道工艺(Back-end-of-line，BEOL)互连件用于集成电路中以将电路的单独装置(例如晶体管)互连在一起，且用于形成芯片到封装连接。

BEOL互连件包含线(或电线)和通孔(即，使线的网络彼此垂直连接的塞)。线水平地连接电路的装置，且通孔形成垂直连接。BEOL互连件的电阻包含线的电阻和通孔的电阻。对于如具有10纳米到20纳米的临界尺寸的互连件的超缩放(ultra-scaled)线宽，通孔的电阻可成为互连件中的电阻的重要来源，特别是在小于或等于5纳米节点处的高通孔密度下。

仍然需要减小通孔的电阻。

背景技术部分中的以上信息仅用于增进对所述技术的背景的理解，且因此所述信息不应被理解为对现有技术的存在性或相关性的承认。

发明内容

根据本公开的实施例，一种用于集成电路的互连件包含具有沟槽的层间介电(interlayer dielectric，ILD)层、在ILD层上且覆盖沟槽的壁的势垒层以及在势垒层上和沟槽内部的导电金属层。势垒层包含合金，所述合金包含互连件势垒材料和掺杂元素。合金的态密度(density of state)可比互连件势垒材料的态密度大至少50％。

在合金中，掺杂元素可间隙地和/或取代地掺杂在互连件势垒材料中。

在一个实施例中，互连件势垒材料可包含选自以下的二维(2D)导体：石墨烯(graphene)、过渡金属二硫属化物(transition metal di-chalcogenides)、黑磷(blackphosphorus)以及氮化物。

在一个实施例中，导电金属可包含Cu，且互连件势垒材料可包含Ta_xN_y和Ti_xN_y中的至少一种。

在一个实施例中，导电金属可包含Ru，且互连件势垒材料可包含Ti_xHf_yN_z和Ti_xZr_yN_z中的至少一种。

在一个实施例中，导电金属可包含Co，且互连件势垒材料可包含Ta_xN_y、Ti_xN_y、Ti_xHf_yN_z以及Ti_xZr_yN_z中的至少一种。

在一个实施例中，势垒层的总导电率可大于互连件势垒材料的总导电率。