[发明专利]一种全差分静态逻辑超高速D触发器在审
| 申请号： | 201911354499.5 | 申请日： | 2019-12-25 |
| 公开（公告）号： | CN111082783A | 公开（公告）日： | 2020-04-28 |
| 发明（设计）人： | 唐枋;黄天聪;李志鹏;李润林 | 申请（专利权）人： | 重庆大学 |
| 主分类号： | H03K3/3562 | 分类号： | H03K3/3562 |
| 代理公司： | 重庆越利知识产权代理事务所(普通合伙) 50258 | 代理人： | 周兆华 |
| 地址： | 400000 *** | 国省代码： | 重庆;50 |
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| 摘要： | |||
| 搜索关键词： | 一种 全差分 静态 逻辑 超高速 触发器 | ||
1.一种全差分静态逻辑超高速D触发器，其特征在于：包括对应设置的dip差分信号输入模块和ckop差分信号输出模块以及对应设置的din差分信号输入模块和ckon差分信号输出模块，所述dip差分信号输入模块和ckop差分信号输出模块的连接端以及din差分信号输入模块和ckon差分信号输出模块的连接端均依次连接有传送门模块、第一反向器模块和第二反向器模块，所述传送门模块上连接有差分时钟信号模块；
所述dip差分信号输入模块和din差分信号输入模块，用于信号的输入；
所述差分时钟信号模块，用于控制所述dip差分信号输入模块或din差分信号输入模块的信号输入；
所述传送门模块，用于将输入信号传送至第一节点；
所述第一反向器模块，用于将传送信号传送给第二节点；
所述第二反向器模块，用于将所述传送门模块获得的信号传送至ckop差分信号输出模块或ckon差分信号输出模块；
所述ckop差分信号输出模块和ckon差分信号输出模块，用于输出来自第二节点的整形波形信号。
2.根据权利要求1所述的一种全差分静态逻辑超高速D触发器，其特征在于：所述差分时钟信号模块包括相互对应设置的ckn差分时钟信号模块和ckp差分时钟信号模块。
3.根据权利要求2所述的一种全差分静态逻辑超高速D触发器，其特征在于：所述ckn差分时钟信号模块和ckp差分时钟信号模块均为电平触发，且所述ckn差分时钟信号模块和ckp差分时钟信号模块互为高低电平。
4.根据权利要求1所述的一种全差分静态逻辑超高速D触发器，其特征在于：所述dip差分信号输入模块和din差分信号输入模块的信号频率均为ckn差分时钟信号模块和ckp差分时钟信号模块信号频率的一半。
5.根据权利要求1所述的一种全差分静态逻辑超高速D触发器，其特征在于：所述dip差分信号输入模块所对应的第一节点与所述din差分信号输入模块所对应的第二节点相连接，所述dip差分信号输入模块所对应的第二节点与所述din差分信号输入模块所对应的第一节点相连接。
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