[发明专利]一种多核处理器

说明书

本申请公开了一种多核处理器。该多核处理器包括：第一处理器和与所述第一处理器通过上位总线连接的至少一个第一类从设备，第二处理器和与所述第二处理器通过下位总线连接的至少一个第二类从设备，所述上位总线和所述下位总线通过双边从设备连接；所述第一处理器为所述上位总线上的主设备；所述第二处理器为所述下位总线上的唯一主设备。由于下位总线中仅有一个主设备，避免了多个主设备竞争总线、需要在总线中设置总线仲裁机构对多个主设备占用总线进行访问的请求进行仲裁，从而有助于提高下位总线环境中的实时性。

技术领域

本申请涉及处理器技术，尤其涉及一种多核处理器。

背景技术

多核处理器是指在一枚处理器中集成两个或多个完整的计算引擎(内核)，此时处理器能支持系统总线上的多个处理器，由总线控制器提供所有总线控制信号和命令信号。

多核处理器可分为对称处理(symmetrical multi-processing，SMP)结构，和非对称处理结构。常见的对称处理结构可以如图1所示，总线上可以连接有处理器、直接内存存取(direct memory access，DMA)、闪存(flash)、静态存储器(static RAM，SRAM)以及其他外部设备(简称外设)；该总线可以为简单的总线，也可以为矩阵总线；处理器还可以连接中断控制器。其中，处理器和DMA作为总线的主设备(master)，flash、SRAM以及其他外设作为总线的从设备(slave)，主设备可以通过通信访问从设备。常见的非对称处理结构可以如图2所示，总线可以包括上位总线和下位总线，上位总线上可以连接有处理器、DMA、各种内存设备、其他外设，处理器上还连接有中断控制器；其中，处理器和DMA作为总线的主设备，可以通过总线访问作为主线从设备的各种内容设备及其他外设。下位总线上可以通过总线桥与上位总线连接，下位总线上还连接有作为主设备的处理器、DMA，以及作为从设备的各种内存设备和其他外设，处理器还连接有中断控制器。

如图1和图2所示，总线上有多个主设备，需要总线仲裁机构，在多个主设备均请求占用总线访问从设备时，对多个主设备进行仲裁，确定当前能够使用总线的主设备；此外，中断控制器也可以打断处理器当前的任务。因此，目前的多核处理器多为了效率和充分利用带宽等目标，牺牲了硬实时性。

发明内容

本申请提供一种多核处理器，以避免下位总线环境中的总线竞争，保证下位总线环境中的硬实时性。

本申请实施例提供了一种多核处理器，包括：

第一处理器和与所述第一处理器通过上位总线连接的至少一个第一类从设备，第二处理器和与所述第二处理器通过下位总线连接的至少一个第二类从设备，所述上位总线和所述下位总线通过双边从设备连接；

所述第一处理器为所述上位总线上的主设备；

所述第二处理器为所述下位总线上的唯一主设备。

在一种可能的实现方式中，该多核处理器还包括：与所述第二处理器连接的中断控制器；

所述中断控制器用于所述第二处理器的代码调试，在所述第二处理器非调试情况下，所述中断处理器不工作。

在一种可能的实现方式中，该多核处理器还包括：与所述第二处理器连接的总线从设备；

所述总线从设备用于存储所述第二处理器所需程序代码。

在一种可能的实现方式中，该多核处理器还包括，与所述第二处理器通过数据总线连接的数据总线从设备。

在一种可能的实现方式中，所述总线从设备为只读存储器ROM、随机存取存储器RAM或非易失闪存nor flash。

在一种可能的实现方式中，所述双边从设备包括下行先进先出FIFO设备和上行FIFO设备；