[发明专利]一种三维芯片布局的方法

说明书

本发明涉及一种三维FPGA芯片设计的布局方法，首先使用二维芯片的平面布局方法，以及三维芯片的电路面积和元器件容量，来模拟三维芯片，二维平面布局结果产生后，再对其进行三维芯片的层次划分，最后将所有划分后的分层布局垂直叠加为三维芯片布局。这种三维芯片布局方法相对于现有方法：布局质量更好，布局结果具有更多解；主要工作量集中到二维模拟部分，减少软件工程的复杂度；可以更好的复用当前软件流程，加快三维布局软件开发进度。

技术领域

本发明涉及现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)的芯片布局技术领域，更具体地，本发明涉及一种三维芯片布局的方法。

背景技术

FPGA是由许多的逻辑单元构成的逻辑器件，其中逻辑单元包括门、查找表、和触发器，它具有丰富硬件资源、强大并行处理能力和灵活可重配置能力，在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。

在FPGA芯片的设计流程通常包括：设计输入、调试、功能仿真、综合、布局布线、时序仿真、配置下载等步骤。其中，其中布局是指从映射取出定义的逻辑和输入输出块，并把它们分配到FPGA内部的物理位置，往往需要在速度最优和面积最优之间做出选择。

三维FPGA芯片是将不同FPGA电路单元制作在多个平面晶片上，并通过硅通孔(ThroughSiliconVias,TSVs)层间垂直互连技术将多个晶片(Die)在垂直方向进行堆叠互连而形成的一种全新的芯片结构，具有集成度高、功耗低、带宽高、面积小、互连线短、支持异构集成等特点,三维芯片的出现为半导体行业的发展带来了新的生机与活力。三维芯片是一种全新的三维芯片，目前的EDA工具和设计方法中，三维芯片布局所遵循的方法，一般使用先对用户网表进行划分，然后对划分后的多个网表进行独立的二维平面布局，这种方法还不能最优的配合三维芯片的布局，具有布局质量需要提高、当前流程复用度小，软件工程复杂度较大的缺点。

发明内容

本发明目的在于提供一种三维芯片布局的方法，以在三维芯片设计中更好的复用当前软件流程，减少三维芯片布局的复杂度，加快三维布局软件开发进度。

本发明为解决上述技术问题采用的技术方案为，一种FPGA三维芯片布局的方法，所述方法包括:

获得用户网表；

根据二维芯片结构信息，计算将所述用户网表映射(Map)于二维FPGA芯片中的基本元件布局，生成二维模拟布局电路图；所述二维模拟布局电路图的电路面积的上限为三维芯片各层晶片电路面积之和，所述二维模拟布局电路图的数据容量的上限为三维芯片各层晶片数据容量之和；

依据每个子电路图对等于所述三维芯片的每一层晶片电路图的规则，以及三维芯片结构信息，对所述二维模拟布局电路图的电路进行切分，获得若干个子电路图；

将所述各子电路图进行合并，生成将用户网表映射(Map)到三维芯片中的基本元件布局电路图。

优选地，用户网表包括LUT，REG。

优选地，将所述用户网表映射(Map)到二、三维FPGA芯片中，还包括，对所述用户网表文件进行translate，再映射(MAP)到二、三维FPGA芯片中。

优选地，所述二维模拟布局电路图的电路面积的上限,为所述三维芯片晶片层数与所述三维芯片单层晶片电路面积的乘积，所述二维模拟布局电路图的数据容量的上限,为所述三维芯片的晶片层数与所述三维芯片单层晶片数据容量的乘积。

优选地，对所述二维模拟布局电路图的电路进行切分包括，根据所述二维模拟布局电路图包含的LUT、REG的数量和连接关系、以及各子电路图需要的IO配置，将所述二维模拟布局电路图划分为n个子电路图，n为所述三维芯片的晶片层数。