[发明专利]包括校准电路的半导体器件及其训练方法

说明书

本申请提供一种包括校准电路的半导体器件及其操作方法。一种半导体器件，包括：传输电路，其适用于在训练模式下将与第一至第N输出时钟相对应的脉冲顺序地输出至数据选通焊盘；接收电路，其适用于生成分别在每个脉冲的上升沿和下降沿被激活的上升信号和下降信号；校准电路，其适用于根据时段信号而将与在上升信号和下降信号之间的相位差相对应的检测码顺序地储存在第一至第N寄存器中，以计算第一至第N储存值的平均值，并将在平均值与第一至第N储存值的每个之间的各个偏差重新储存在第一至第N寄存器中；以及时钟发生电路，其适用于使用第一至第N寄存器的重新储存值来调整第一至第N输出时钟的占空比。

相关申请的交叉引用

本申请要求于2019年3月20日提交的申请号为10-2019-0031885的韩国专利申请的优先权，本公开的全部内容通过引用合并于此。

技术领域

本发明的各个实施例涉及一种半导体设计技术，并且更具体地，涉及一种半导体器件的校准电路，其根据选通信号而输入和输出数据。

背景技术

通常，半导体器件具有用于数据输出操作的数据输出缓冲器。数据输出缓冲器执行与选通信号同步地输出经由全局输入和输出(输入/输出)线传输的数据的功能。可以使用根据输出时钟的上升沿而被激活的上升时钟或根据输出时钟的下降沿而被激活的下降时钟来生成选通信号。可以提供选通信号发生电路，以生成选通信号。

通常，延迟锁定环(DLL)电路生成领先于外部时钟预定时间的输出时钟，以便补偿半导体器件中延迟元件的延迟值。然后，DLL电路将输出时钟划分为上升时钟和下降时钟，并将上升时钟和下降时钟的占空比调整为50％。理想地，传输到选通信号发生电路的上升时钟和下降时钟中的每个的占空比应保持不变。然而，实际上，时钟的传输线中的过程、电压、温度(PVT)变化以及电阻和噪声可能会改变占空比。如果在上升时钟和下降时钟中的每个的占空比都不是50％的状态下生成选通信号，则可能会改变选通信号的激活时段，从而导致数据输出缓冲器的控制不准确。更糟的是，可能发生不执行数据输出操作的故障。

发明内容

各种实施例针对包括校准电路的半导体器件，该校准电路能够生成具有精确占空比的选通信号。

根据一个实施例，一种半导体器件包括：传输电路，其适用于在训练模式下将与第一输出时钟至第N输出时钟相对应的脉冲顺序地输出至数据选通焊盘；接收电路，其适用于生成上升信号和下降信号，所述上升信号和所述下降信号分别在每个脉冲的上升沿和下降沿被激活；校准电路，其适用于根据时段信号而将与上升信号和下降信号之间的相位差相对应的检测码顺序地储存在第一寄存器至第N寄存器中，以计算第一储存值至第N储存值的平均值，并且将在平均值与第一储存值至第N储存值中的每个之间的各个偏差重新储存在第一寄存器至第N寄存器中；以及时钟发生电路，其适用于使用第一寄存器至第N寄存器的重新储存值来调整第一输出时钟至第N输出时钟的占空比。

根据实施例，一种操作半导体器件的方法包括：在训练模式下，将与第一输出时钟至第N输出时钟相对应的脉冲顺序地输出至数据选通焊盘；生成分别在每个脉冲的上升沿和下降沿被激活的上升信号和下降信号；将与上升信号和下降信号之间的相位差相对应的检测码顺序地储存在第一寄存器至第N寄存器中，以及通过对第一储存值至第N储存值求和来生成求和信号；基于求和信号来计算第一储存值至第N储存值的平均值，并将平均值与第一储存值至第N储存值的偏差重新储存在第一寄存器至第N寄存器中；以及使用第一寄存器至第N寄存器的重新储存值来调整第一输出时钟至第N输出时钟的占空比。