[发明专利]一种并行译码方法及装置

说明书

一种并行译码方法及装置，该方法包括迭代执行的过程，其中，第L次迭代的过程如下：获取第L次迭代的X_L个第一软信息序列，L为正整数；对X_L个第一软信息序列中的每一个第一软信息序列分别进行第一处理，获得X_L个第二软信息序列；其中，第一处理包括：对第i个第一软信息序列进行第一硬判决，对得到的第一硬判决结果进行校验，若校验通过，则根据第一硬判决结果确定第i个第二软信息序列；否则将第i个第一软信息序列输入第一译码器进行译码，获得第i个第二软信息序列；i＝1、2、……、X_L。通过上述方法，能够在并行译码过程中减少译码单元的数量，从而减小芯片的面积，有利于芯片设计。

技术领域

本申请实施例涉及编译码技术领域，尤其涉及一种并行译码方法及装置。

背景技术

信道编码和译码的技术是通信系统的关键核心技术，超长信道编码和译码是满足高吞吐要求不可或缺的技术手段。为了降低编译码时延，针对高吞吐场景设计的信道编码在译码过程中通常含有大量的并行运算。

并行运算通常是指将待译码信息分成多个软信息序列，每一个软信息序列需要一个译码器来计算，这样并行译码的多个软信息序列需要多个译码器来计算。如图1所示，在译码过程中，n个软信息序列用软信息序列0、软信息序列1、软信息序列2……软信息序列n表示，n个软信息序列分别经过检错单元进行验证，经过验证的每一个软信息序列进入一个译码器进行译码，需要n个译码器来对n个软信息序列进行译码，用软信息序列0～(n-1)表示。

这样，并行运算大量的软信息序列会需要大量的译码器来计算。然而大量的译码器会导致芯片面积较大，不利于硬件设计或芯片设计。

发明内容

本申请实施例提供一种并行译码方法及装置，用以简化并行译码过程从而能减小译码芯片的面积，有利于硬件设计或芯片设计。

本申请实施例提供的具体技术方案如下：

第一方面，提供一种并行译码方法，该方法可以应用于译码设备，也可以应用于译码设备中的装置(例如，芯片，或者芯片系统，或者电路)，或者应用于能够和译码设备匹配使用的装置，译码设备可以是终端设备，也可以是网络设备。该方法包括迭代执行的方法，其中，第L次迭代执行的步骤可以如下所述，第L次可以是任意一次迭代：获取第L次迭代的X_L个第一软信息序列，L、X_L为正整数，L小于或等于Lmax，Lmax为设定的最大迭代次数；对所述X_L个第一软信息序列中的每一个第一软信息序列分别进行第一处理，获得X_L个第二软信息序列；其中，所述第一处理包括：对第i个第一软信息序列进行第一硬判决，得到第一硬判决结果；对所述第一硬判决结果进行校验，若校验通过，则根据所述第一硬判决结果确定第i个第二软信息序列；若校验不通过，则将所述第i个第一软信息序列输入第一译码器进行译码，获得第i个第二软信息序列；i＝1、2、……、X_L。在对第i个第一软信息的硬判决结果校验不通过的情况下，再输入译码器进行译码。在迭代操作的过程中，通过对X_L个第一软信息序列进行初步筛选，即进行硬判决，在硬判决结果校验通过时，可以根据硬判决结果获得第二软信息序列。只有在硬判决结果校验不通过时，再输入译码器进行译码，获得第二软信息序列。这样，可以在对X_L个第一软信息序列并行译码时减少所需要的译码器的数量。对X_L个第一软信息序列并行译码所需要的并行译码的译码器数量小于X。不仅简化译码过程，而且还能够通过减少并行译码所需的译码器的数量来减小译码所用的芯片的面积，有利于硬件设计或芯片设计。

在L＝1时，在L＝1时，译码设备根据接收到的符号序列计算编码比特的对数似然比(log likelihood ratio，LLR)序列。在采取并行译码的方式的情况下，可以将计算得到的LLR序列分为X₁个第一软信息序列。其中，一个软信息序列可以认为是一个LLR子序列或者一个LLR向量。