[发明专利]一种应用于DDS的数据合成电路

权利要求书

1.一种应用于DDS的数据合成电路，其特征在于，包括：

PMOS管PM1、NMOS管NM1～NM8、反相器INV和缓冲器BUFF；其中，

所述PMOS管PM1的源端接电源VDD，漏端连至NMOS管NM1、NM2、NM3和NM4的漏端并连接所述反相器INV和所述缓冲器BUFF，栅端输入DDS时钟f_clk；

所述NMOS管NM1、NM2、NM3和NM4的源端分别与NMOS管NM5、NM6、NM7和NM8的漏端相连，栅端分别输入DDS的四路交织信号Adata(1)、Adata(2)、Adata(3)、Adata(4)；

所述NMOS管NM5、NM6、NM7和NM8的源端均与地GND相连，栅端分别输入DDS时钟四分频f_clk/4；

所述四路交织信号Adata(1)、Adata(2)、Adata(3)、Adata(4)的相位相同，数据率为f_clk/4；所述NMOS管NM5栅端输入DDS时钟四分频f_clk/4的相位为0，所述NMOS管NM6栅端输入DDS时钟四分频f_clk/4的相位为π/2，所述NMOS管NM7栅端输入DDS时钟四分频f_clk/4的相位为π，所述NMOS管NM8栅端输入DDS时钟四分频f_clk/4的相位为3π/2。

2.如权利要求1所述的应用于DDS的数据合成电路，其特征在于，0相位时钟上升沿与所述PMOS管PM1栅端输入DDS时钟f_clk的上升沿相位一致。

3.如权利要求1所述的应用于DDS的数据合成电路，其特征在于，所述反相器INV输出Adata(p)信号，所述缓冲器BUFF输出Adata(n)信号；

所述Adata(p)信号和所述Adata(n)信号均为差分信号，输送至后级DAC进行开关编码。