[发明专利]一种基于FPGA的输入信号时序的动态调整电路及方法

说明书

本发明公开了一种基于FPGA的输入信号时序的动态调整电路及方法。该电路包括监测电路、调整系数生成电路、时序调整电路和时序检验电路。方法为：监测电路通过FPGA上的XADC模块对外界温度和电压变化进行监测，如果变化超过阈值则计算温度和电压差值并发送至调整系数生成电路，计算出预估IDEALAY的延迟TAP值并发送至时序调整电路；时序调整电路对输入信号进行相应延迟调整；时序检验电路向FPGA发送已知的伪随机序列，FPGA内解析模块判断接收是否正确，并输出指示信号，如果满足要求则停止调整，否则继续调整。本发明实现了FPGA输入数字信号的自适应时序调整，实现了实时、高精度的动态调整，通用性强。

技术领域

本发明属于时序动态调整电路技术领域，特别是一种基于FPGA的输入信号时序的动态调整电路及方法。

背景技术

在FPGA的实际工程使用中，由于PCB走线以及FPGA内部布线导致的时钟数据相位歪斜，会使得原本满足建立保持时间的其他器件输出到FPGA后不满足此关系，从而导致FPGA错误接收数据。传统技术是使用IDELAY器件来控制时钟数据相位歪斜，将数据寄存器放在IO口上，手动调节IDELATY的TAP值来调整相位偏差以满足信号时序要求。但由于器件的TCO是与环境变量如温度和电压等有关的，所以要使FPGA长期稳定工作，需要在传统技术上能实现动态调整IDELAY的TAP值。

目前的时序动态调整电路主要是通过模拟环境变化预设多个TAP值反复试验来找到合适值并固定来实现调整预期，由于其模拟环境变化精确度不够高，并且当环境急剧不断变化时不能实时反应和及时调整，从而限制了它的应用范围。

发明内容

本发明的目的在于提供一种能够实现自动、实时、高精度的多通道时序调整的输入信号时序的动态调整电路及方法。

实现本发明目的的技术解决方案为：一种基于FPGA的输入信号时序的动态调整电路，包括监测电路、调整系数生成电路、时序调整电路和时序检验电路；

所述监测电路，包括XADC模块和差值计算单元，通过FPGA上的XADC模块对外界温度和电压变化进行监测，通过差值计算单元计算温度和电压差值并将结果送至调整系数生成电路；

所述调整系数生成电路，包括数据融合单元和算法推演单元，根据温度和电压差值计算出预估IDEALAY的延迟TAP值并送至时序调整电路；

所述时序调整电路，包括IDELAY单元，利用预估IDEALAY的延迟TAP值对N路输入信号进行相应延迟调整，以满足建立保持时间的时序要求；

所述时序检验电路，包括上游器件、串口电路和FPGA解析模块，上游器件通过串口电路向FPGA解析模块发送已知的伪随机序列，FPGA解析模块进行判断接收是否正确，根据结果来决定是否结束调整。

进一步地，所述监测电路通过FPGA上的XADC模块将环境变化量转化为数字量进行分析。

进一步地，所述调整系数生成电路采用合成算法计算IDELAY的延迟TAP值。

进一步地，所述时序检验电路对调整后的信号重新进行伪随机序列验证，并对结果不理想的通道进行自动重复调整。

一种基于FPGA的输入信号时序的动态调整方法，包括以下步骤：

步骤1、监测电路通过FPGA上的XADC模块对外界温度和电压变化进行监测，如果环境与常温常压相较有明显变化，则计算温度和电压差值，并将结果发送至调整系数生成电路；

步骤2、调整系数生成电路根据温度和电压差值计算出预估IDEALAY的延迟TAP值，并发送至时序调整电路；

步骤3、时序调整电路利用预估IDEALAY的延迟TAP值对N路输入信号进行相应延迟调整，以满足建立保持时间的时序要求；